JPS63205726A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS63205726A JPS63205726A JP62038317A JP3831787A JPS63205726A JP S63205726 A JPS63205726 A JP S63205726A JP 62038317 A JP62038317 A JP 62038317A JP 3831787 A JP3831787 A JP 3831787A JP S63205726 A JPS63205726 A JP S63205726A
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- Japan
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Links
- 238000006243 chemical reaction Methods 0.000 description 8
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマ・イクロコンピュータに関し、更に詳述すれ
ば、アナログ信号をデジタル信号に変換してメモリに格
納するためのＡ／Ｄ変換器を備えたマイクロコンピュー
タに関する。
ば、アナログ信号をデジタル信号に変換してメモリに格
納するためのＡ／Ｄ変換器を備えたマイクロコンピュー
タに関する。
一般的な測定器等にて得られるアナログ信号をマイクロ
コンピュータにて処理しまたメモリに格納可能なデータ
とするには所謂アナログ／デジタル変換を行う必要があ
る。このため、マイクロコンピュータにはアナログ信号
をデジタル信号に変換するためのアナログ／デジタル（
以下、Ａ／Ｄという）変換器が備えられている場合が多
い。
コンピュータにて処理しまたメモリに格納可能なデータ
とするには所謂アナログ／デジタル変換を行う必要があ
る。このため、マイクロコンピュータにはアナログ信号
をデジタル信号に変換するためのアナログ／デジタル（
以下、Ａ／Ｄという）変換器が備えられている場合が多
い。
ところで、Ａ／Ｄ変換器にて変換された後のデジタルデ
ータをマイクロコンピュータの内部メモリに格納するた
めの従来の手法としては、一単位、たとえば１バイトの
デジタルデータが得られる都度、ＣＰＵに割込みが掛け
られてＣＰＵによるソフトウェア処理により、Ａ／Ｄ変
換器にて得られたデジタルデータがメモリに転送され、
格納される構成が採られている。
ータをマイクロコンピュータの内部メモリに格納するた
めの従来の手法としては、一単位、たとえば１バイトの
デジタルデータが得られる都度、ＣＰＵに割込みが掛け
られてＣＰＵによるソフトウェア処理により、Ａ／Ｄ変
換器にて得られたデジタルデータがメモリに転送され、
格納される構成が採られている。
このような構成ではＣＰＵのソフＩ・ウェア処理に重い
負担が加わるため、ＣＰＵにより実行されるべき本来の
ソフトウェア処理の速度が低下する他、緊急度が高い割
込み要求に即応することが出来ず、またＡ／Ｄ変換器に
よるハードウェア的処理の高速化に対処仕切れなくなる
等の問題が生じる虞がある。
負担が加わるため、ＣＰＵにより実行されるべき本来の
ソフトウェア処理の速度が低下する他、緊急度が高い割
込み要求に即応することが出来ず、またＡ／Ｄ変換器に
よるハードウェア的処理の高速化に対処仕切れなくなる
等の問題が生じる虞がある。
このような観点から、たとえばＡ／ｆｌ変換器により得
られたデジタルデータを逐次的にソフトウェアで処理す
るのでは無く、専用のレジスタに一旦保持し、このレジ
スタにある程度のデータ量が蓄積された時点でＣＰＵに
割込みを掛け、ＣＰｕによるソフトウェア処理にてメモ
リに転送する構成が実用化されている（ 「μＰ０７８
１１Ｇ／７８１０Ｇ Ｊ ＮＥＣマニュアル）。
られたデジタルデータを逐次的にソフトウェアで処理す
るのでは無く、専用のレジスタに一旦保持し、このレジ
スタにある程度のデータ量が蓄積された時点でＣＰＵに
割込みを掛け、ＣＰｕによるソフトウェア処理にてメモ
リに転送する構成が実用化されている（ 「μＰ０７８
１１Ｇ／７８１０Ｇ Ｊ ＮＥＣマニュアル）。
しかし、上述の構成例においても、やはりＣＰＵのソフ
トウェア的介入は必要であり、問題点の完全な解決とは
言い難い。
トウェア的介入は必要であり、問題点の完全な解決とは
言い難い。
本発明は以上のような事情に鑑みてなされたものでアリ
、マイクロコンピュータがデータの十云送に使用してい
る通常の内部バスとは別に、Ａ／Ｄ変換器とメモリとの
間に専用バスを備え、この専用バスを経由してＡ／Ｄ変
換器からメモリにデータを直接転送してメモリに格納さ
せる構成を採っている。
、マイクロコンピュータがデータの十云送に使用してい
る通常の内部バスとは別に、Ａ／Ｄ変換器とメモリとの
間に専用バスを備え、この専用バスを経由してＡ／Ｄ変
換器からメモリにデータを直接転送してメモリに格納さ
せる構成を採っている。
本発明は、アナログ信号をＡ／Ｄ変換器にてデジタル信
号に変換してメモリに格納すべくなしたマイクロコンピ
ュータにおいて、前記Ａ／Ｄ変換器と前記メモリとを接
続する専用バスと、前記Ａ／Ｄ変換器からデジタルデー
タが出力される都度、前記メモリへのデータ格納のため
のアドレスを順次発生するアドレスカウンタと、前記ア
ドレスカウンタにて順次発生されるアドレスに従って前
記Ａ／Ｄ変換器から出力されるデジタルデータを前記メ
モリに順次格納すべくなしたことを特徴とする。
号に変換してメモリに格納すべくなしたマイクロコンピ
ュータにおいて、前記Ａ／Ｄ変換器と前記メモリとを接
続する専用バスと、前記Ａ／Ｄ変換器からデジタルデー
タが出力される都度、前記メモリへのデータ格納のため
のアドレスを順次発生するアドレスカウンタと、前記ア
ドレスカウンタにて順次発生されるアドレスに従って前
記Ａ／Ｄ変換器から出力されるデジタルデータを前記メ
モリに順次格納すべくなしたことを特徴とする。
本発明に係るマイクロコンピュータでは、Ａ／Ｄ変換器
にてアナログ信号から変換されたデジタルデータが、Ｃ
ＰＵのソフトウェアの介入無しに専用のバスを介して内
部メモリに転送され、格納される。
にてアナログ信号から変換されたデジタルデータが、Ｃ
ＰＵのソフトウェアの介入無しに専用のバスを介して内
部メモリに転送され、格納される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るマイクロコンピュータの要部の構
成を示すブロック図である。
成を示すブロック図である。
図中ｌはＡ／Ｄ変換器であり、マルチプレクサ２から与
えられるアナログ信号をデジタルデータに変換する。な
お、このＡ／Ｄ変換器１は、本実施例では、８ビツトの
高速高精度の逐次比較型のＡ／Ｄ変換器を使用している
。このＡ／Ｄ変換変換器上るアナログ信号のデジタル信
号への変換及びその結果得られたデジタルデータの出力
はリアルタイムコントロール回路７が出力するクロック
に同期して１データずつ実行される。
えられるアナログ信号をデジタルデータに変換する。な
お、このＡ／Ｄ変換器１は、本実施例では、８ビツトの
高速高精度の逐次比較型のＡ／Ｄ変換器を使用している
。このＡ／Ｄ変換変換器上るアナログ信号のデジタル信
号への変換及びその結果得られたデジタルデータの出力
はリアルタイムコントロール回路７が出力するクロック
に同期して１データずつ実行される。
マルチプレクサ２は、８系統のアナログ信号入力ＡＮＯ
〜ＡＮ７を備えており、その内の１系統のアナログ信号
をデータ選択／ＲＡＭアドレスカウンタ３からのデータ
選択信号に従ってＡ／Ｄ変換器１に選択出力する。
〜ＡＮ７を備えており、その内の１系統のアナログ信号
をデータ選択／ＲＡＭアドレスカウンタ３からのデータ
選択信号に従ってＡ／Ｄ変換器１に選択出力する。
データ選択／ＲＡＭアドレスカウンタ３は、図示しない
ＣＰＵ等から指示されたＡＮＯ〜ＡＮ７のいずれかのア
ナログ信号のＡ／［１変換器１への出力を指示する信号
をマルチプレクサ２に与え、またそのアナログ信号を変
換して得られるデジタルデータが格納されるべきＲＡＭ
４のアドレスを発生しリアルタイムバス５を介してＲＡ
Ｍアドレスバ・ノファ６に与える。
ＣＰＵ等から指示されたＡＮＯ〜ＡＮ７のいずれかのア
ナログ信号のＡ／［１変換器１への出力を指示する信号
をマルチプレクサ２に与え、またそのアナログ信号を変
換して得られるデジタルデータが格納されるべきＲＡＭ
４のアドレスを発生しリアルタイムバス５を介してＲＡ
Ｍアドレスバ・ノファ６に与える。
このようなデータ選択／ＲＡＭアドレスカウンタ３の機
能はこれに備えられているコントロールレジスタ３１に
よる。
能はこれに備えられているコントロールレジスタ３１に
よる。
、 第２図はデータ選択／ＲＡＭアドレスカウンタ３に
備えられているコントロールレジスタ３１のピント構成
を示す模式図である。
備えられているコントロールレジスタ３１のピント構成
を示す模式図である。
このコントロールレジスタ３１は６ビツト構成であり、
第１ビツトｂｉｔｏがイネーフ゛ルビットＥＡＤＣ１第
２ビットｂｉｔ１〜第６ビツトｂｉｔ５はＡ／Ｄ変換ス
タート ＲＡＭアドレスビットＡＤＳＡＯ〜ＡＤＳ八４
へして使用されている。
第１ビツトｂｉｔｏがイネーフ゛ルビットＥＡＤＣ１第
２ビットｂｉｔ１〜第６ビツトｂｉｔ５はＡ／Ｄ変換ス
タート ＲＡＭアドレスビットＡＤＳＡＯ〜ＡＤＳ八４
へして使用されている。
第１ビツトｂｉｔｏのイネーブルビットＥＡ［ｌＣは、
たとえば本実施例ではこれがセント（＝１）されている
場合にはマルチプレクサ２による８系統のアナログ信号
ＡＮＯ７ＡＮ１の順次的選択のための３ビツトの信号を
マルチプレクサ２へ出力する。
たとえば本実施例ではこれがセント（＝１）されている
場合にはマルチプレクサ２による８系統のアナログ信号
ＡＮＯ７ＡＮ１の順次的選択のための３ビツトの信号を
マルチプレクサ２へ出力する。
第２ビツトｂｉ ｔ１〜第６ビソトｂｉｔ５のＡ／Ｄ変
換スタツタＲＡＭアドレスビットＡＤＳＡＯ〜八〇へ＾
４は、Ａ／Ｄ変換器１にて変換されたデジタルデータの
ＲＡＭ４への格納アドレスのＦＭ定のために使用される
。その関係は下記第１表の如き変換テーブルとしてデー
タ選択／ｌ？ＡＭアドレスカウンク３に予め設定されて
いる。そして、これらの各アドレスは後述するリアルタ
イムコントロール回路７からのクロックに同期して順次
的に１アドレスづつ出力される。
換スタツタＲＡＭアドレスビットＡＤＳＡＯ〜八〇へ＾
４は、Ａ／Ｄ変換器１にて変換されたデジタルデータの
ＲＡＭ４への格納アドレスのＦＭ定のために使用される
。その関係は下記第１表の如き変換テーブルとしてデー
タ選択／ｌ？ＡＭアドレスカウンク３に予め設定されて
いる。そして、これらの各アドレスは後述するリアルタ
イムコントロール回路７からのクロックに同期して順次
的に１アドレスづつ出力される。
（以 下 余 白）
第１表
！？ＡＭ４は本発明のマイクロコンピュータの内部メモ
リであり、図示しない内部バスにて他の機器、たとえば
図示しないＣＰＵ等に接続されている他、Ａ／Ｄ変換器
１．後述するＲＡＭアドレスバッファ６及び他のいくつ
かの機器との間を専用のリアルタイムバス５にて接続さ
れている。
リであり、図示しない内部バスにて他の機器、たとえば
図示しないＣＰＵ等に接続されている他、Ａ／Ｄ変換器
１．後述するＲＡＭアドレスバッファ６及び他のいくつ
かの機器との間を専用のリアルタイムバス５にて接続さ
れている。
１１ＡＭアドレスバッファ６は、データ選択／ＲＡＭア
ドレスカウンタ３にて発生されリアルタイムバス５に出
力されたアドレス、即ちＡ／Ｄ変換器１からＲＡＭ４へ
転送されるデジタルデータをＲＡＭ４に格納するための
アドレスを一時記憶し、ｌ？ＡＭ４に与える。
ドレスカウンタ３にて発生されリアルタイムバス５に出
力されたアドレス、即ちＡ／Ｄ変換器１からＲＡＭ４へ
転送されるデジタルデータをＲＡＭ４に格納するための
アドレスを一時記憶し、ｌ？ＡＭ４に与える。
これにより ＲＡＭアドレスバッファ６からＲＡＭ４に
与えられたアドレスがアクセスされ、Ａ／Ｄ変ｆｊ！！
３１から出力されたデジタルデータがそのアドレスに格
納される。
与えられたアドレスがアクセスされ、Ａ／Ｄ変ｆｊ！！
３１から出力されたデジタルデータがそのアドレスに格
納される。
この動作はリアルタイムコントロール回路７が出力する
クロックに同期して行われる。
クロックに同期して行われる。
リアルタイムコントロール回路７は、たとえば図示しな
いＣＰＵ等からの指示を受けて、クロックを発生し、こ
のクロックに同期して上述の各機器が動作することによ
り、マルチプレクサ２によるアナログ信号の選択及びそ
のデジタルデータへの変換、さらにはそのＲＡｌ’１４
への転送及び格納等の処理を実行する。
いＣＰＵ等からの指示を受けて、クロックを発生し、こ
のクロックに同期して上述の各機器が動作することによ
り、マルチプレクサ２によるアナログ信号の選択及びそ
のデジタルデータへの変換、さらにはそのＲＡｌ’１４
への転送及び格納等の処理を実行する。
以上のように構成された本発明のマイクロコンピュータ
の動作について以下に説明する。
の動作について以下に説明する。
データ選択／Ｉ？ＡＭアドレスカウンタ３のコントロー
ルレジスタ３１の第１ビツトであるイネーブルビットＥ
ＡＤＣが図示しないＣＰＵによりセント（・１）される
と、データ選択／ＲＡＭアドレスカウンタ３によりマル
チプレクサ２がＡ／Ｄ変換！３１へ選択出力すべきアナ
ログ信号が順次指示されるのでマルチプレクサ２からＡ
／Ｄ変換器１へはそのアナログ信号が与えられる。そし
て、Ａ／Ｄｉ換器１はマルチプレクサ デジタルデータに変換してリアルタイムバス５に出力す
る。
ルレジスタ３１の第１ビツトであるイネーブルビットＥ
ＡＤＣが図示しないＣＰＵによりセント（・１）される
と、データ選択／ＲＡＭアドレスカウンタ３によりマル
チプレクサ２がＡ／Ｄ変換！３１へ選択出力すべきアナ
ログ信号が順次指示されるのでマルチプレクサ２からＡ
／Ｄ変換器１へはそのアナログ信号が与えられる。そし
て、Ａ／Ｄｉ換器１はマルチプレクサ デジタルデータに変換してリアルタイムバス５に出力す
る。
一方、データ選択／ＲＡＭアドレスカウンタ３のコント
ロールレジスタ３１の第２ビツトｂｉｔ１〜第６ビツト
ｂｉｔｓであるＡ／Ｄ変換スタートｌ？ＡＭアドレスビ
ットＡＤＳＡＯ〜＾ＤＳ＾４にも図示しないＣＰＵから
データが与えられて各ビットそれぞれがセットまたはリ
セットされる。これによりデータ選択／ＲＡＭアドレス
カウンタ３は自身に記憶している第１表のテーブルの如
きアドレスを順次出力する。この際、データ選択／ＲＡ
Ｍアドレスカウンタ３はＡ／Ｄ変換器１から出力される
データ数を計数しており、Ａ／Ｄ変換器１から１データ
が出力される都度、順次的に１アドレスづつ更新して出
力する。
ロールレジスタ３１の第２ビツトｂｉｔ１〜第６ビツト
ｂｉｔｓであるＡ／Ｄ変換スタートｌ？ＡＭアドレスビ
ットＡＤＳＡＯ〜＾ＤＳ＾４にも図示しないＣＰＵから
データが与えられて各ビットそれぞれがセットまたはリ
セットされる。これによりデータ選択／ＲＡＭアドレス
カウンタ３は自身に記憶している第１表のテーブルの如
きアドレスを順次出力する。この際、データ選択／ＲＡ
Ｍアドレスカウンタ３はＡ／Ｄ変換器１から出力される
データ数を計数しており、Ａ／Ｄ変換器１から１データ
が出力される都度、順次的に１アドレスづつ更新して出
力する。
このようにしてリアルタイムコントロール回路７から出
力されるクロックに同期して、データ選択／ＲＡＭアド
レスカウンタ３から１アドレスづつ更新出力されたアド
レスはリアルタイムバス５を介してＲＡＭアドレスバッ
ファ６に一旦保持され、ｌ？ＡＭ４に与えられる。また
Ａ／Ｄ変換３１からもリアルタイムコントロール回路７
から出力されるクロックに同期してデジタルデータが１
データづつリアルタイムバス５に出力され、ＲＡＭ４に
与えられる。
力されるクロックに同期して、データ選択／ＲＡＭアド
レスカウンタ３から１アドレスづつ更新出力されたアド
レスはリアルタイムバス５を介してＲＡＭアドレスバッ
ファ６に一旦保持され、ｌ？ＡＭ４に与えられる。また
Ａ／Ｄ変換３１からもリアルタイムコントロール回路７
から出力されるクロックに同期してデジタルデータが１
データづつリアルタイムバス５に出力され、ＲＡＭ４に
与えられる。
これにより、ＲＡＭアドレスバッファ６が発生したＲＡ
Ｍ４のアドレスにＡ１０９換器ｌから出力されたデジタ
ルデータが格納される。
Ｍ４のアドレスにＡ１０９換器ｌから出力されたデジタ
ルデータが格納される。
従って、Ａ／Ｄ変換器ｌからデジタルデータが１データ
出力される都度、データ選択／ＲＡＭアドレスカウンタ
３から１アドレスづつ更新出力されるアドレスがリアル
タイムバス５． ＲＡＭアドレスバッファ６を介してＲ
ＡＭ４に与えられるので、ＲＡＭ４へはＡ／Ｄ変換器１
から出力されたデータがデータ選択／Ｒ静アドレスカウ
ンタ３から出力されるアドレスに従って順次格納される
。
出力される都度、データ選択／ＲＡＭアドレスカウンタ
３から１アドレスづつ更新出力されるアドレスがリアル
タイムバス５． ＲＡＭアドレスバッファ６を介してＲ
ＡＭ４に与えられるので、ＲＡＭ４へはＡ／Ｄ変換器１
から出力されたデータがデータ選択／Ｒ静アドレスカウ
ンタ３から出力されるアドレスに従って順次格納される
。
以上のように本発明によれば、従来はＡ／Ｄ変換器によ
りアナログ信号から変換されたデジタルデータをＣＰＵ
のソフトウェア的介入によりメモリに転送し格納してい
たのを、ソフトウェアの介入無しに実行することが可能
になる。従って、本発明ではＣＰＵの負担が軽減し、そ
の分だけＣＰＵによる（ｈのソフトウェアの処理効率が
向上し、緊急の割込み要求にも即応可能であり、またＡ
／Ｄ変換器のハードウェア上の処理速度が高速化しても
充分に対応可能になる。
りアナログ信号から変換されたデジタルデータをＣＰＵ
のソフトウェア的介入によりメモリに転送し格納してい
たのを、ソフトウェアの介入無しに実行することが可能
になる。従って、本発明ではＣＰＵの負担が軽減し、そ
の分だけＣＰＵによる（ｈのソフトウェアの処理効率が
向上し、緊急の割込み要求にも即応可能であり、またＡ
／Ｄ変換器のハードウェア上の処理速度が高速化しても
充分に対応可能になる。
第１図は本発明に係るマイクロコンピュータの要部の構
成を示すブロック図、第２図はそのデータ選択／ＲＡＭ
アドレスカウンタに備えられているコントロールレジス
タのビット構成を示す模式図である。 １・・・Ａ／Ｄ変換器 ２・・・マルチプレクサ
３・・・データ選択／ＲＡＭアドレスカウンタ ４・
・・ＲＡＭ５・・・リアルタイムバス ７・・・リア
ルタイムコントロール回路３１・・・コントロールレジ
スタ特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ｂｉｔ５ ｂｉｔ４ ｂｉｔ３ ｂ
ｉｔ２ ｂｉｔｌ ｂｉｔ。 第２図
成を示すブロック図、第２図はそのデータ選択／ＲＡＭ
アドレスカウンタに備えられているコントロールレジス
タのビット構成を示す模式図である。 １・・・Ａ／Ｄ変換器 ２・・・マルチプレクサ
３・・・データ選択／ＲＡＭアドレスカウンタ ４・
・・ＲＡＭ５・・・リアルタイムバス ７・・・リア
ルタイムコントロール回路３１・・・コントロールレジ
スタ特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 ｂｉｔ５ ｂｉｔ４ ｂｉｔ３ ｂ
ｉｔ２ ｂｉｔｌ ｂｉｔ。 第２図
Claims (1)
- 【特許請求の範囲】 １、アナログ信号をＡ／Ｄ変換器にてデジタル信号に変
換してメモリに格納すべくなしたマイクロコンピュータ
において、 前記Ａ／Ｄ変換器と前記メモリとを接続する専用バスと
、 前記Ａ／Ｄ変換器からデジタルデータが出力される都度
、前記メモリへのデータ格納のためのアドレスを順次発
生するアドレスカウンタと、 前記アドレスカウンタにて順次発生される アドレスに従って前記Ａ／Ｄ変換器から出力されるデジ
タルデータを前記メモリに順次格納すべくなしたことを
特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038317A JPS63205726A (ja) | 1987-02-20 | 1987-02-20 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038317A JPS63205726A (ja) | 1987-02-20 | 1987-02-20 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205726A true JPS63205726A (ja) | 1988-08-25 |
Family
ID=12521906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038317A Pending JPS63205726A (ja) | 1987-02-20 | 1987-02-20 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284818A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | Ａ／ｄ変換回路 |
| JPH02255992A (ja) * | 1988-12-06 | 1990-10-16 | Nec Corp | マイクロコンピュータ |
-
1987
- 1987-02-20 JP JP62038317A patent/JPS63205726A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284818A (ja) * | 1988-09-20 | 1990-03-26 | Nec Corp | Ａ／ｄ変換回路 |
| JPH02255992A (ja) * | 1988-12-06 | 1990-10-16 | Nec Corp | マイクロコンピュータ |
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