JPH01321723A

JPH01321723A - Ｆｅｔ直列回路

Info

Publication number: JPH01321723A
Application number: JP15353488A
Authority: JP
Inventors: Takeshi Tanaka; 毅田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、高電圧回路のスイッチング素子として用い
られるＦＥＴを複数個直列接続したＦＥＴ直列回路に関
するものである。

〔従来の技術〕

第５図は例えば「電子技術Ｊ（１９８７年１１月号）の
第４４ページに掲載された従来のＦＥＴ直列回路を示す
回路図であり、図において、（１ａ）〜（１ｄ）は複数
個例えば４個直列接続されたＦＥＴ、（２ａ）〜（２ｄ
）は各ＦＥＴ（１ａ）〜（ｌｄ）のドレイン（ＤＪと接
続され、そのドレイン（Ｄ）、ソース（Ｓ）間印加電圧
を各ＦＥＴ（ｌａ）〜（１ｄ）の耐圧以下にクランプす
る通電圧クランプ用ツェナーダイオード。

（３ａ）〜（３ｄ）は各ＦＥＴ（ｌａ）〜（１ｄ）のド
レイン（Ｉ））とゲート（Ｑの間で各ツェナーダイオー
ド（２ａ）〜（２ｄ）と直列に接続され、各ＦＥＴ　（
１ａ　）〜（ｌｄ）のオン時にゲート（Ｇ）からドレイ
ン（Ｄ）に流れる電流を防止する逆流防止用ダイオード
、（４ａ）〜（４Ｃ）は各ＦＥＴ　（１ｂ　）〜（１ｄ
）のゲート（Ｇ）とソース（Ｓ）の間に接続され、各Ｆ
ＥＴ　（１ｂ　）〜（ｌｄ）のオフ時にゲート（Ｇ）と
ソース（Ｓ）の間に充電されている電荷を放出する放′
α抵抗、（５ａ）〜（５Ｃ）はＦＥＴ　（１ａ　）と（
１ｂ）、（１ｂ）と（１ｃ）、（ＩＣ）と（１ｄ）のゲ
−ト（Ｇ）間に接続され、各ＦＥＴ　（１ｂ　）〜（１
ｄ）の電圧を固定する電位固定用ダイオード、（６）は
上述したＦＥＴ　（１ａ　）のゲート（Ｇ）並びにダイ
オード（３ａ）および（５ａ）に接続されたゲート駆動
回路、（７）　ｉ’！このゲート駆動回路（６）の電源
、（８）はＦＥＴ（ｌａ）〜（ｌｄ’ｌと直列に接続さ
れた負荷、（９）はＦＥＴ　（１ａ　）〜（１ｄ）を介
して負荷（８）に電力を供給する主電源である。

第６図は第５図のＦＥＴ（１ａ）〜（１ｄ）を等制約に
スイッチとコンデンサで竹き換えた等価回路図であり、
（１０ａ）〜（１０ｄ）は各ＦＥＴ　（１ａ　）〜（ｌ
ｄ）のドレイン（Ｄ）とソース（Ｓ）の間の等価スイッ
チ、（１１ａ）〜（１１ｂ）は各ＦＥＴ（１ａ）〜（ｌ
ｃｌ）のゲート（Ｇ）−ソース（Ｓ１間キャパシタンス
、（１２ａ）〜（１２ｄ）は各ＦＥＴ（ｌａ）〜（ｌｄ
）のゲート（Ｇ）−ドレイン（Ｄ）間キャパシタンスで
ある。

従来のＦＥＴ直列回路は上述したように構成されており
、その動作をまず第５図について説明する。第５図のＦ
ＥＴ直列回路において、ゲート駆動回路（６）からゲー
ト電圧ＶＯがＦＥＴ　（１ａ　）のゲート（Ｇ）とソー
ス（Ｓ）の間に印加されると、ＦＥＴ　（１ａ　）１！
オンすなわちドレイン（Ｄｌとソース（Ｓ）間がショー
トする。このことにより、続いてＦＥＴ（１ｂ）のグー
　ト（Ｇ）とソース（Ｓ）間にはダイオード（５ａ）を
介してゲート電圧ｖＯが印加され、ＦＥＴ　（１ｂ　）
はオンする。同様にして、残りのＦＥＴ（ｌｃ）、（１
ｄ）も順次オンする。この時負荷（８）には主電源（９
）の電圧が印加される。ツェナーダイオード（２ａ）〜
（２ｄ）は、ツェナー電圧を各ＦＥＴ（ｌａ）〜（１ｄ
）の耐電以下に選ぶことにより、各ＦＥＴ（ｌａ）〜（
１ｄ）がターンオンする前にドレイン（Ｄｌとソース（
Ｓ１間に印加される電圧なツェナー電圧以下に抑え、各
ＦＥＴ（１ａ）〜（１ｄ）の耐圧劣化を防止することが
できる。

次にこの動作の詳細を第６図の等価回路図および第７図
の波形図について説明する。第７図（ａ）　Ｋ示すゲー
ト電圧ＶＣ）がＦＥＴ（ｌａ’）のゲート（Ｇ）とソー
ス（Ｓ）の間に印加されると、第７図（ｂ）に示すゲー
トへゲート電流ｉ０が流れ、ゲート（Ｇ）・ソース（Ｓ
）間キャパシタンス（ｌｌａ）に充電ｆｉｉｉ１が流ね
る。この期間は第６図のＴｌで表わされる。次にゲート
電圧Ｖ□がゲートしきい値電圧ｖｃ’ｒをこえた時点で
、等価スイッチ（１０ａ’）が閉じる。この過程で第７
図（ｃ）に示すドレーン電圧’Ｖｌが減少していき、こ
のＶｌがグー）を圧ＶＯより小さくなったとき、ゲート
（Ｇ）・ソース（Ｓ）間キャパシタンス（ｌｌａ）に流
れていた充ｔ！ｆｆ１ｉｔはゲート（Ｇ）・ドレイン（
Ｄ）間キャパシタンス（１２ａ）の方へ流れを変える。

同時にＦＥＴ　（１ｂ　）のゲート（Ｇ）−ソース（８
１間キャパシタンス（１ｌｂ）にも充電電流１２が流れ
る。このことによりグー）　（Ｇ）・ソース（Ｓ）間キ
ャパシタンス（１１ｂ）の両端電圧が上昇し、この電圧
がゲートしきい値電圧ｖｃ’ｒを超えた時点、つまりド
レイン電圧Ｖｌ＜ＶＧＶＣ）Ｔどなった時点で等価スイ
ッチ（１０ｂ）が閉じ、ドレイン直圧ｖ２が減少し始め
る。以後上述したのと同様にして、グー）　（Ｇ）・ド
レイン（Ｄ）間キャパシタンス（１２ｂ）に充電′電流
１２が転流する。次いでゲート（Ｇ）・ソースＣ３１間
キャパシタンス（１１Ｃ）とゲート（Ｇ）ｅドレイン（
Ｄ１間キャパシタンス（１２Ｃ’）に充電電流ｉ３が流
れ、次いでグー　）　（Ｇ）・ソース（Ｓ）間キャパシ
タンス（ｌｌｄ）トケート（Ｇ）１１ドレイン（Ｄ）間
キャパシタンス（１２ｄ）に充１！電流ｉ４が流れる。

以上、充電電流ｉ１がゲート（Ｇ）・ソース（Ｓ１間キ
ャパシタンス（１２ａ）に転流し始めてから充電電流ｒ
４が流れ終るまでは第７図の期間Ｔ２で表わされる。

〔発明が解決しようとする課題〕

上述したような従来のＦＥＴ直列回路では、ゲート駆動
回路が直列接続された全てのＦＥＴのゲートキャパシタ
ンスへ充電電流を供給しなければならず、ゲート駆動回
路の損失が大きくなる。すなわち、その損失はＦＥＴの
直列接続数が多い程、またスイッチング周波数が高い程
増大するという問題点があった。

この発明は、上述したような問題点を解決するためにな
されたもので、ＦＥＴの直列接続数が多くなり、またス
イッチング周波数が高くなっても、ゲート駆動回路によ
る損失を少なくするＦＥＴ直列回路を得ることを目的と
する。

〔課題を解決するための手段〕

この発明に係るＦＥＴ直列回路は、最下段のＦＥＴだけ
にゲート電流を供給するゲート駆動回路と、このゲート
駆動回路の入力側に在って最下段以外のＦＥＴＫゲート
電流を供給する手段とを設けたものである。

〔作　用〕

この発明においては、ゲート駆動回路は最下段のＦＥＴ
のみにゲート電流を供給し、従ってゲートキャパシタン
スへ素子分の充電へゲート電流だけを流し、他のＦＥＴ
には電源からゲート電流を供給する。

〔実施例〕

第１図は、この発明によるＦＥＴ直列回路の一実施例の
回路図である。（ｌａ）〜（ｌｄ）、（２ａ）〜（２ｄ
）、（３ａ）〜（３ｄ）、（４ａ）〜（４ｃ）ｌ（５ｂ
）（５ｃ）、（７）〜（９）は従来装置におけるのと全
く同一のものである。（１３）は第５図に示したように
ゲート駆動回路（６）の出力側に接続されるのではなく
、後述するゲート駆動回路の入力側にある電源（７１に
接続され、この電源（７）からＦＥＴ　（１ｂ　）〜（
１ｄ）のゲート（Ｇ）へゲート電流を流出させるゲート
用ダイオード、（１４）は最下段ＦＥＴ（ｌａ）のゲ−
）　（Ｇ）とソース（Ｓｌの間にのみゲート電圧ＶＯを
供　−給する最下段用ゲート駆動回路である。第２図は
第１図のＦＥＴ　（１ａ）〜（１ｄ）を等測的にスイッ
チとコンデンサで置き換えた等価回路図である。

次に上記実施例の動作を第３図の波形図も参照しながら
説明する。第３図（ａ）のゲート電圧ｗｅがＦＥＴ　（
１ａ　）のゲート（（２）に与えられると、ゲート（Ｇ
）・ソース（Ｓ）間キャパシタンス（ｌｌａ）に第３図
（ｂ）のゲート電流すなわち充電電流１１が流れ込み、
ゲート電圧ｖＧは上昇し始める。このゲート電圧ＶＧが
ゲートしきい値電圧ｖｏ’ｒを超えると等価スイッチ（
１０ａ）が閉じ、ドレイン電圧Ｍｌが下降する。

このドレイン電圧ｖ１がゲート電圧ＶＱ以下になると、
ゲート（Ｇ）・ソース（Ｓ）間キャパシタンス（ｌｌａ
）Ｋ流れていた充電電流ｉｌはグー）　（Ｇ）−ドレイ
ン（Ｄ）　間キャパシタンス（１２ａ）へ転流する。こ
コマでの状態が第３図６ｃ’ｒｔで表わされる。さらに
ＦＥＴ（ｌａ）のドレイン電圧ｖｌが電源（７）の出力
電圧Ｅ以下になると、Ｆ’ＥＴ　（１ｂ　）のゲート（
Ｇ）・ソース（４）間キャパシタンス（１１ｂ）に充電
電流ｉ２が電源（７）よりダイオード（１３）を通して
供給され・ゲート（Ｇ）・ソース（Ｓ）間キャパシタン
ス（ｌｌｂ）の両端電圧は上昇し始め、この値が、ゲー
トしきい値電圧ＹＧＴを超えたとき、すなわち、　Ｍｌ
　＜Ｅ　−ＶＧＴとなったとき、等価スイッチ（１０ｂ
）は閉じ、ドレイン電圧ｖ２は下降し始める。ｖｌ　＋
　Ｖ２　＜　Ｅになったとき充電電流１２はゲート（Ｇ
）・ドレイン（Ｄ）間キャパシタンス（１２ｂ）へ転流
する。同時Ｋ　ＦＥＴ（１ｃ）のグー）　（Ｇ）・ソー
ス（Ｓ）間キャパシタンス（ｌｌｃ）への充電電流ｉ３
が電源（７）からダイオード（１３）および（５ｂ）を
通して供給され、その゛グー　）　（Ｇ）・ソース（Ｓ
）間キャパシタンス（１１ｃ）の両端の電圧は上昇し始
める。等価スイッチ（１０ｂ”１のときと同様にして、
等価スイッチ（１０ｃ）および（１０ｄ）は閉じ、これ
で等価スイッチが全部閉じたことになり、ＦＥＴ直列回
路はターンオン終了となる。

なお、上記実施例では、最下段以外のＦＥＴのゲート電
流をゲート駆動回路（１４）の電源（７）の代りに、主
電源（９）の出力電圧を分圧した電圧を用いてもよい。

この場合の実施例を第４図に示す。図において、（１５
）は分圧器である。

〔発明の効果〕

以上、詳述したように、この発明は、最下段のＦＥＴの
ゲートにのみゲート電流を供給するゲート駆動回路、お
よびこのゲート駆動回路の入力側に在って上記最下段の
ＰＥＴ以外のＦＥＴのゲートヘゲ−）へゲート電流を供
給する手段を備えているので、ゲート駆動回路から流出
されるゲート電流が１個のＦＥＴのゲートキャパシタン
スを充電する電流分だけですみ、ＦＥＴの直列数の増大
や高周波化に対してゲート駆動回路の損失を極端に低減
することができるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図は第１図
の実施例の等価回路図、第３図は８ｇ２図の回路の動作
説明用波形図、第４図は第５図は従来のＦＥＴ直列回路
の回路図、第６図は第５図のＦＥＴ直列回路の等価回路
図、第７図は第６図のＦＥＴ直列回路の動作説明用波形
図である。図において、（ｌａ）〜（ｌｄ）はＦＥＴ、（２ａ）〜
（２ｄ）はツェナーダイオード、（３ａ）〜（３ｄ）は
ダイオード、Ｃ４ａ”）〜（４ｃ）は抵抗、（１３）。（５ｂ）、（５ｃ）はダイオード、（７）はゲート駆動
回路用電源、（９）は主電源、（１４）は最下段用ゲー
ト駆動回路、（１５）は分圧器である。なお、図中、同一符号は同一または相当部分を示す。扇７図９　主を源１５、分ＦＬ券Ｗ）６図

Claims

【特許請求の範囲】

（１）複数個の直列接続されたＦＥＴ（電界効果トラン
ジスタ）と、各ＦＥＴのドレインとゲートの間に接続さ
れた過電圧クランプ回路と、最下段のＦＥＴ以外の各Ｆ
ＥＴのゲートとソースの間に接続された抵抗と、上記最
下段のＦＥＴから上段のＦＥＴへ各ＦＥＴを順次オンさ
せるためのゲート回路手段とを備えたＦＥＴ直列回路に
おいて、上記ゲート回路手段は、上記最下段のＦＥＴの
ゲートにのみゲート電流を供給するゲート駆動回路、お
よびこのゲート駆動回路の入力側に在つて上記最下段の
ＦＥＴ以外のＦＥＴのゲートへゲート電流を供給する手
段を含むことを特徴とするＦＥＴ直列回路。