JPS631207A - トリガ起動型発振器 - Google Patents
トリガ起動型発振器Info
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- JPS631207A JPS631207A JP62148868A JP14886887A JPS631207A JP S631207 A JPS631207 A JP S631207A JP 62148868 A JP62148868 A JP 62148868A JP 14886887 A JP14886887 A JP 14886887A JP S631207 A JPS631207 A JP S631207A
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- trigger
- signal
- gate
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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- H03K2005/00019—Variable delay
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- H03K2005/00228—Layout of the delay element having complementary input and output signals
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/03—Logic gate active element oscillator
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトリガ起動型発振器、特に入力トリガ信号のイ
ネーブル期間のみ発振するトリガ起動型発振器に関する
。
ネーブル期間のみ発振するトリガ起動型発振器に関する
。
（従来の技術及び発明が解決しようとする問題点〕トリ
ガ起動型発振回路は入力トリガ信号によりトリガされる
と、所定時間後に入力トリガ信号に同期した周期的出力
信号を発生する。しかし、トリガ信号と発振出力の最初
の開始時点間には不可避的な遅延を伴う。周知のトリガ
起動型発振回路に於て、ＮＡＮ！］ゲートの出力は遅延
回路を介してこのＮ Ａ Ｎ Ｄゲートの一方の入力に
帰還し、ＮＡＮＤゲートの他方の入力にはトリガ信号が
入力している。トリガ信号“０” （低論理状態）の時
、ＮＡＮＯゲートの出力は“１” （高論理状態）であ
って、発振器は発振しない。トリガ信号が１”になると
、ＮＡＮＤゲートの出力はトリガ信号が１”の状態にあ
る限り遅延回路の遅延時間で決まる周波数で発振する。
ガ起動型発振回路は入力トリガ信号によりトリガされる
と、所定時間後に入力トリガ信号に同期した周期的出力
信号を発生する。しかし、トリガ信号と発振出力の最初
の開始時点間には不可避的な遅延を伴う。周知のトリガ
起動型発振回路に於て、ＮＡＮ！］ゲートの出力は遅延
回路を介してこのＮ Ａ Ｎ Ｄゲートの一方の入力に
帰還し、ＮＡＮＤゲートの他方の入力にはトリガ信号が
入力している。トリガ信号“０” （低論理状態）の時
、ＮＡＮＯゲートの出力は“１” （高論理状態）であ
って、発振器は発振しない。トリガ信号が１”になると
、ＮＡＮＤゲートの出力はトリガ信号が１”の状態にあ
る限り遅延回路の遅延時間で決まる周波数で発振する。
ＮＡＮＤゲートの周期的出力信号の最初の状態変化はト
リガ信号の前縁からＮＡＮＤゲートの比較的短いスイッ
チ時間後に起こるので、発振器の出力信号はトリガ信号
と略同期している。
リガ信号の前縁からＮＡＮＤゲートの比較的短いスイッ
チ時間後に起こるので、発振器の出力信号はトリガ信号
と略同期している。
比較的頻繁に発振器の出力信号をトリガ信号に再同期さ
せる必要性のある応用例がある。例えば、この発振器を
等価時間波形サンプリング・システムに於ける波形サン
プリングのタイミング制御に利用する場合である。この
とき周期的波形は連続的に発生するバースト状サンプリ
ングパルス間にサンプリングされ、各バーストはこの波
形のイベントにトリガされる。理想的には、トリガ起動
型発振器はトリガ信号が短時間に連続してデアサート及
びリアサートする際に出力信号を再同期し得るべきであ
る。しかし、上述のトリガ起動型発振回路では遅延回路
の遅延時間がトリガ信号のデアサートからリアサートま
での時間に比べ長い場合に問題が生じる。もしＮＡＮＤ
ゲートの帰還入力が“０”のときトリガ信号がデアサー
トしてもＮＡＮＯゲートの帰還入力が“１′になる前に
リアサートしてしまえば、再トリガ動作の影響はＭＡ）
ＪＤゲートの出力に全く現れない、従って、斯かる従来
のトリガ起動型発振器に於ては、発振器の再トリガ動作
はトリガ信号がデアサートしてから“１”の状態の帰還
信号が帰還されるまでの少くとも回復時間経過後まで待
たねばならない。この回復時間はＮＡＮＯゲートと遅延
回路の伝播遅延時間の和に等しい。従って、この回復時
間の短い高速のトリガ起動型発振器の実現が望まれてい
る。
せる必要性のある応用例がある。例えば、この発振器を
等価時間波形サンプリング・システムに於ける波形サン
プリングのタイミング制御に利用する場合である。この
とき周期的波形は連続的に発生するバースト状サンプリ
ングパルス間にサンプリングされ、各バーストはこの波
形のイベントにトリガされる。理想的には、トリガ起動
型発振器はトリガ信号が短時間に連続してデアサート及
びリアサートする際に出力信号を再同期し得るべきであ
る。しかし、上述のトリガ起動型発振回路では遅延回路
の遅延時間がトリガ信号のデアサートからリアサートま
での時間に比べ長い場合に問題が生じる。もしＮＡＮＤ
ゲートの帰還入力が“０”のときトリガ信号がデアサー
トしてもＮＡＮＯゲートの帰還入力が“１′になる前に
リアサートしてしまえば、再トリガ動作の影響はＭＡ）
ＪＤゲートの出力に全く現れない、従って、斯かる従来
のトリガ起動型発振器に於ては、発振器の再トリガ動作
はトリガ信号がデアサートしてから“１”の状態の帰還
信号が帰還されるまでの少くとも回復時間経過後まで待
たねばならない。この回復時間はＮＡＮＯゲートと遅延
回路の伝播遅延時間の和に等しい。従って、この回復時
間の短い高速のトリガ起動型発振器の実現が望まれてい
る。
本発明の目的は回復時間の短い改良トリガ起動型発振器
を提供することである。
を提供することである。
本発明の別の目的は、トリガ信号によってトリガ起動さ
れた時入力周期信号を遅延させた出力周期信号を発生し
、トリガ起動されない時には一定の状態を出力する改良
トリガ起動型遅延回路を提供することである。
れた時入力周期信号を遅延させた出力周期信号を発生し
、トリガ起動されない時には一定の状態を出力する改良
トリガ起動型遅延回路を提供することである。
本発明の他の目的は遅延時間を調整可能な改良トリガ起
動型遅延回路を提供することである。
動型遅延回路を提供することである。
本発明の１つの側面はＮＡＮ［）ゲートとトリガ起動型
遅延回路を含むトリガ起動型発振器である。トリガ信号
と帰還信号をＮＡＮＤゲートに入力し、ＮＡＮＤゲート
の出力信号をトリガ起動型遅延回路に入力している。こ
のトリガ起動型遅延回路は帰還信号を出力する。トリガ
信号はトリガが起動型遅延回路のトリガ入力としても入
力される。トリガ信号が“１”になるとトリガが起動型
遅延回路の発生する帰還信号の状態はＮＡＮＤゲートの
出力信号の状態に遅延して追従するので、ＮＡＮＤゲー
トの出力はトリガ起動型遅延回路の遅延時間で決まる周
波数で発振する。トリガ信号が実質的に“０”の時、ト
リガ起動型遅延回路は出力信号を“１”にしてＮＡＮＤ
ゲートの出力信号の状態とは無関係に“１”の状態を維
持する。帰還信号が“１”になると発振器は再トリガ可
能となる。
遅延回路を含むトリガ起動型発振器である。トリガ信号
と帰還信号をＮＡＮＤゲートに入力し、ＮＡＮＤゲート
の出力信号をトリガ起動型遅延回路に入力している。こ
のトリガ起動型遅延回路は帰還信号を出力する。トリガ
信号はトリガが起動型遅延回路のトリガ入力としても入
力される。トリガ信号が“１”になるとトリガが起動型
遅延回路の発生する帰還信号の状態はＮＡＮＤゲートの
出力信号の状態に遅延して追従するので、ＮＡＮＤゲー
トの出力はトリガ起動型遅延回路の遅延時間で決まる周
波数で発振する。トリガ信号が実質的に“０”の時、ト
リガ起動型遅延回路は出力信号を“１”にしてＮＡＮＤ
ゲートの出力信号の状態とは無関係に“１”の状態を維
持する。帰還信号が“１”になると発振器は再トリガ可
能となる。
本発明のトリガ起動型発振器に於て、発振器の回復時間
（即ち、発振器を一旦停止してから再トリガ起動するの
に要する最短時間）は、非トリガ起動型の遅延回路を使
用した場合のように、ＮＡＮＤゲートの伝播時間及び遅
延回路の遅延時間の和とはならず、両者の内どちらか長
い方の時間に等しくなる。出力信号の周波数が比較的低
いことが好適である場合には、複数のトリガ起動型遅延
回路を直列接続して、必要な遅延時間を得るようにする
。各遅延回路は総遅延時間の僅がずっを夫々等分担し、
ＮＡＮＤゲートのトリガ信号と同し信号によってトリガ
起動される。この場合の発振器の回復時間は、遅延回路
群の中の１個の回路の最大遅延時間か或いはＮＡＮＤゲ
ートの伝播時間の内どちらか長い方と等しくなる。
（即ち、発振器を一旦停止してから再トリガ起動するの
に要する最短時間）は、非トリガ起動型の遅延回路を使
用した場合のように、ＮＡＮＤゲートの伝播時間及び遅
延回路の遅延時間の和とはならず、両者の内どちらか長
い方の時間に等しくなる。出力信号の周波数が比較的低
いことが好適である場合には、複数のトリガ起動型遅延
回路を直列接続して、必要な遅延時間を得るようにする
。各遅延回路は総遅延時間の僅がずっを夫々等分担し、
ＮＡＮＤゲートのトリガ信号と同し信号によってトリガ
起動される。この場合の発振器の回復時間は、遅延回路
群の中の１個の回路の最大遅延時間か或いはＮＡＮＤゲ
ートの伝播時間の内どちらか長い方と等しくなる。
本発明の別の側面によれば、ＮＡＮＤゲート差動論理ゲ
ートを含み、差動トリガ信号及び帰還信号を受け、差動
出力信号を発生するようにしている。
ートを含み、差動トリガ信号及び帰還信号を受け、差動
出力信号を発生するようにしている。
トリガ起動型遅延回路はトリガ信号及びＮＡＮＤゲート
の出力信号によって制御する差動電流ツリー状回路を含
んでいる。トリガ信号が“０”のとき、ＮＡＮＯゲート
の出力信号により電流ツリー状回路が特性のそろった２
つのＲ／Ｃ回路網に電流を交互に加えるようにしている
。トリガ信号が′１”のとき、ＮＡＮＤゲートの出力の
状態には関係なく、電流ツリー状回路はＲ／Ｃ回路網の
１つにのみ電流を加え、それによって遅延回路を急激に
安定したプリトリガ状態に駆υＪし、帰還信号を“１”
の状態に保持する。論理ゲートに加える差動帰還信号は
Ｒ／Ｃ回路網の両端間の電圧変化によって得られ、遅延
回路の遅延時間はＲ７０回路網の容量を調整して制御さ
れる。
の出力信号によって制御する差動電流ツリー状回路を含
んでいる。トリガ信号が“０”のとき、ＮＡＮＯゲート
の出力信号により電流ツリー状回路が特性のそろった２
つのＲ／Ｃ回路網に電流を交互に加えるようにしている
。トリガ信号が′１”のとき、ＮＡＮＤゲートの出力の
状態には関係なく、電流ツリー状回路はＲ／Ｃ回路網の
１つにのみ電流を加え、それによって遅延回路を急激に
安定したプリトリガ状態に駆υＪし、帰還信号を“１”
の状態に保持する。論理ゲートに加える差動帰還信号は
Ｒ／Ｃ回路網の両端間の電圧変化によって得られ、遅延
回路の遅延時間はＲ７０回路網の容量を調整して制御さ
れる。
本発明の他の側面によれば、Ｒ７０回路網の容量は電界
効果トランジスタ（ＦＥＴ）のゲート・ドレイン間及び
ゲート・ソース間の容量によって与えられ、各ＦＥＴの
ドレインとソース間は相互接続されている。これらＦＥ
Ｔは容量レンジの選択によって遅延回路の遅延時間を粗
羽整する為のデジタル制御スイッチによりＲ７０回路網
に接続している。各ＦＥＴのゲート・ドレイン間の電圧
を調整してＦＥＴの容量を調整し、遅延回路の遅延時間
を？ｌｉ調整する。
効果トランジスタ（ＦＥＴ）のゲート・ドレイン間及び
ゲート・ソース間の容量によって与えられ、各ＦＥＴの
ドレインとソース間は相互接続されている。これらＦＥ
Ｔは容量レンジの選択によって遅延回路の遅延時間を粗
羽整する為のデジタル制御スイッチによりＲ７０回路網
に接続している。各ＦＥＴのゲート・ドレイン間の電圧
を調整してＦＥＴの容量を調整し、遅延回路の遅延時間
を？ｌｉ調整する。
第１図は本発明によるトリガ起動型電圧制御発振器（１
０）のブロック図で、ＮＡＮＤゲート（１２）及び１つ
或いは複数のトリガ起動型遅延回路群（１４）を含んで
いる。ＮＡＮＤゲー）（１２）は入力信号としてトリガ
信号Ｖｔ及び帰還信号Ｖｆｂを受け、この発振器（１０
）の出力信号となる出力信号Ｖｏを発生する。 ＮＡＮ
Ｄゲー）（１２）に入力するトリガ信号Ｖｔはトリガ入
力として各トリガ遅延回路（１４）にも入力している。
０）のブロック図で、ＮＡＮＤゲート（１２）及び１つ
或いは複数のトリガ起動型遅延回路群（１４）を含んで
いる。ＮＡＮＤゲー）（１２）は入力信号としてトリガ
信号Ｖｔ及び帰還信号Ｖｆｂを受け、この発振器（１０
）の出力信号となる出力信号Ｖｏを発生する。 ＮＡＮ
Ｄゲー）（１２）に入力するトリガ信号Ｖｔはトリガ入
力として各トリガ遅延回路（１４）にも入力している。
ＮＡＮＤゲートの出力信号Ｖｏは更にトリガ起動型遅延
回路群（１４）の第１トリガ起動型遅延回路（１４ａ）
への入力信号となる。トリガ起動型遅延回路群（１４）
の各出力は、最後の遅延回路（１４ｂ ’）の出力が帰
還信号ＶｆｂとしてＮＡＮＤゲー）（１２）に入力する
以外は、次段の遅延回路の入力端に接続している。
回路群（１４）の第１トリガ起動型遅延回路（１４ａ）
への入力信号となる。トリガ起動型遅延回路群（１４）
の各出力は、最後の遅延回路（１４ｂ ’）の出力が帰
還信号ＶｆｂとしてＮＡＮＤゲー）（１２）に入力する
以外は、次段の遅延回路の入力端に接続している。
トリガ信号Ｖｔが“１”のとき、トリガ起動型遅延回路
群（１４）の各出力信号の状態は、各入力信号の状態に
追従する。しかし、各遅延回路の出力の状態は１対のデ
ジタル制御信号Ｄｉ、Ｄ２及びトリガ起動型遅延回路群
（１４）の各制御入力端に印加した制御電圧Ｖｃにより
制御される遅延時間だけ遅延する。しかし、トリガ信号
Ｖｔが“０”になると、トリガ起動型遅延回路群（１４
）の各出力は、各入力の状態とは無関係に“１”の状態
になる。従って、初めに発振器（１０）が動作を停止し
たプリトリガ状態（即ち、トリガ信号Ｖｔが“０”）の
時、ＮＡＮＤゲート（１２）の出力信号■０及びトリガ
起動型遅延回路（１４ｂ ）の出力帰運信ｑｖｒｂは共
に“１”の状態となる。トリガ信号Ｖｔが実質的に“１
′の状態になると、ＮＡＮＤゲート（１２）の出力信号
■０は“０”となり、遅延回路群（１４）の総遅延時間
経過後ＮＡＮＤゲート（１２）に入力する帰還信号Ｖｆ
ｂも“０”となる。
群（１４）の各出力信号の状態は、各入力信号の状態に
追従する。しかし、各遅延回路の出力の状態は１対のデ
ジタル制御信号Ｄｉ、Ｄ２及びトリガ起動型遅延回路群
（１４）の各制御入力端に印加した制御電圧Ｖｃにより
制御される遅延時間だけ遅延する。しかし、トリガ信号
Ｖｔが“０”になると、トリガ起動型遅延回路群（１４
）の各出力は、各入力の状態とは無関係に“１”の状態
になる。従って、初めに発振器（１０）が動作を停止し
たプリトリガ状態（即ち、トリガ信号Ｖｔが“０”）の
時、ＮＡＮＤゲート（１２）の出力信号■０及びトリガ
起動型遅延回路（１４ｂ ）の出力帰運信ｑｖｒｂは共
に“１”の状態となる。トリガ信号Ｖｔが実質的に“１
′の状態になると、ＮＡＮＤゲート（１２）の出力信号
■０は“０”となり、遅延回路群（１４）の総遅延時間
経過後ＮＡＮＤゲート（１２）に入力する帰還信号Ｖｆ
ｂも“０”となる。
帰還信号Ｖｆｂが“０”になると、ＮＡＮＤゲート（１
２）の出力信号ＶＯは再び“１”となり、遅延回路群（
１４）の総遅延時間後帰還信号■ｆｂは再び１”になる
。Ｖｆｂが１”になると、ＮＡＮＤゲート（１２）の出
力Ｖｏは“０”となる。以上の過程はトリガ信号Ｖｔが
“１”である限り続き、出力信号Ｖｏは遅延回路群（１
４）の遅延時間及びＮＡＮＤゲー）（１２）の伝播時間
の和の２倍に等しい周期で発振する。出力信号Ｖｏはト
リガ信号Ｖｔの前縁と位相が同期しており、トリガ信号
Ｖｔの前縁と周期的出力信号Ｖｏの開始時点との時間差
はＮＡＮＤゲート（１２）の比較的短いスイッチ時間に
よる所定の値となる。
２）の出力信号ＶＯは再び“１”となり、遅延回路群（
１４）の総遅延時間後帰還信号■ｆｂは再び１”になる
。Ｖｆｂが１”になると、ＮＡＮＤゲート（１２）の出
力Ｖｏは“０”となる。以上の過程はトリガ信号Ｖｔが
“１”である限り続き、出力信号Ｖｏは遅延回路群（１
４）の遅延時間及びＮＡＮＤゲー）（１２）の伝播時間
の和の２倍に等しい周期で発振する。出力信号Ｖｏはト
リガ信号Ｖｔの前縁と位相が同期しており、トリガ信号
Ｖｔの前縁と周期的出力信号Ｖｏの開始時点との時間差
はＮＡＮＤゲート（１２）の比較的短いスイッチ時間に
よる所定の値となる。
トリガ信号Ｖｔが“０”の状態になると、ＮＡＮＤゲー
）（１２）は出力信号■０を既に“１″でなければ“１
”に駆動し、帰還信号Ｖｔの状態とは無関係に“１”の
状態を保持する。同時に、トリガ信号Ｖｔが“０”にな
ったことにより、トリガ起動型遅延回路群（１４）は夫
々停止状態に戻り、各出力信号を“１”に駆動しトリガ
信号Ｖｔが再び“１”になるまで、出力を“１”の状態
に保持する。トリガ信号Ｖｔが“０”になると遅延回路
群（１４）は夫々同時に出力信号を“１”にするので、
発振器（１０）はＮＡＮＤゲート（１２）の伝播時間或
いはトリガ信号が“０”になってから遅延回路群（１４
）の中の唯１個の回路（即ち、（１４ｂ ） ）が停止
状態に戻るまでの時間の内長い方に等しい時間内で迅速
に停止プリトリガが状態に戻る。発振器（１０）は再ト
リガ起動される前に停止プリトリガ状態に戻らねばなら
ないが、その状態に戻るのにトリガ信号の状態変化の影
πがＮ Ａ Ｎ Ｄゲー）（１２）遅延回路群（１４）
を総て伝播するまで待つ必要がない。
）（１２）は出力信号■０を既に“１″でなければ“１
”に駆動し、帰還信号Ｖｔの状態とは無関係に“１”の
状態を保持する。同時に、トリガ信号Ｖｔが“０”にな
ったことにより、トリガ起動型遅延回路群（１４）は夫
々停止状態に戻り、各出力信号を“１”に駆動しトリガ
信号Ｖｔが再び“１”になるまで、出力を“１”の状態
に保持する。トリガ信号Ｖｔが“０”になると遅延回路
群（１４）は夫々同時に出力信号を“１”にするので、
発振器（１０）はＮＡＮＤゲート（１２）の伝播時間或
いはトリガ信号が“０”になってから遅延回路群（１４
）の中の唯１個の回路（即ち、（１４ｂ ） ）が停止
状態に戻るまでの時間の内長い方に等しい時間内で迅速
に停止プリトリガが状態に戻る。発振器（１０）は再ト
リガ起動される前に停止プリトリガ状態に戻らねばなら
ないが、その状態に戻るのにトリガ信号の状態変化の影
πがＮ Ａ Ｎ Ｄゲー）（１２）遅延回路群（１４）
を総て伝播するまで待つ必要がない。
本発明の好適実施例に於て、ＮＡＮＤゲー）（１２）は
差動論理ゲートで、トリガ信号Ｖｔと発振器の出力信号
■０と帰還信号Ｖｆｂは総て差動信号である。第１図の
ＮＡＮＤゲー）（１２）を詳細に示した第２図によれば
、ＮＡＮＤゲー）（１２）は入力するトリガ信号Ｖｔ及
び帰還信号Ｖｆｂの状態によって、ノード（２２）或い
はノード（２４）のどちらかに選択的に電流源を接続す
る電流ツリー状回路（２０）を含んでいる。（第２図で
、差動トリガ信号Ｖｔの補信号（コンブリメント）をＶ
ｔ″で表し、差動帰還信号Ｖｆｂの補信号をＶｆｂ″で
表している。）電流ツリー状回路（２０）は電流源とし
て機能するＦＥＴ（２６）と１対のデュアル・ゲートＦ
ＥＴ（２８）及び（３０）とスイッチ動作を実行するシ
ングル・ゲートＦＥＴ（３２）及び（３４）を含んでい
る。ＦＥＴ（２８）及び（３０）のドレインはノード（
２２）と接続し、ＦＥＴ（３０）及び（３・１）のドレ
インはノード（２４）と接続している。ＦＥＴ（２８）
（３０） 、 （３２）及び（３４）のソースは総て
ＦＥＴ（２６）のドレインと接続し、ＦＥＴ（２Ｇ）の
ゲートとソースは−３，０ボルトの電源Ｖｓｓと接続し
ている。トリガ信号Ｖｔと帰還信号ＶｆｂはＦＥＴ（２
８）のゲートを制御する。トリガ信号の補信号ｖｔ″′
がＦＥＴ（３０）のゲートの一方を制御し、他方のゲー
トは０．５ボルトの電源と接続している。
差動論理ゲートで、トリガ信号Ｖｔと発振器の出力信号
■０と帰還信号Ｖｆｂは総て差動信号である。第１図の
ＮＡＮＤゲー）（１２）を詳細に示した第２図によれば
、ＮＡＮＤゲー）（１２）は入力するトリガ信号Ｖｔ及
び帰還信号Ｖｆｂの状態によって、ノード（２２）或い
はノード（２４）のどちらかに選択的に電流源を接続す
る電流ツリー状回路（２０）を含んでいる。（第２図で
、差動トリガ信号Ｖｔの補信号（コンブリメント）をＶ
ｔ″で表し、差動帰還信号Ｖｆｂの補信号をＶｆｂ″で
表している。）電流ツリー状回路（２０）は電流源とし
て機能するＦＥＴ（２６）と１対のデュアル・ゲートＦ
ＥＴ（２８）及び（３０）とスイッチ動作を実行するシ
ングル・ゲートＦＥＴ（３２）及び（３４）を含んでい
る。ＦＥＴ（２８）及び（３０）のドレインはノード（
２２）と接続し、ＦＥＴ（３０）及び（３・１）のドレ
インはノード（２４）と接続している。ＦＥＴ（２８）
（３０） 、 （３２）及び（３４）のソースは総て
ＦＥＴ（２６）のドレインと接続し、ＦＥＴ（２Ｇ）の
ゲートとソースは−３，０ボルトの電源Ｖｓｓと接続し
ている。トリガ信号Ｖｔと帰還信号ＶｆｂはＦＥＴ（２
８）のゲートを制御する。トリガ信号の補信号ｖｔ″′
がＦＥＴ（３０）のゲートの一方を制御し、他方のゲー
トは０．５ボルトの電源と接続している。
帰還信号の補信号Ｖｆｂ″はＦＥＴ（３４）のゲートを
駆動し、ＦＥＴ（３２）のゲートは一２ボルトの電源に
接続している。
駆動し、ＦＥＴ（３２）のゲートは一２ボルトの電源に
接続している。
ノード（２２）はＦＥＴ（３６）の負荷インピーダンス
を介して正電源Ｖｄｄ（３，５ボルト）と接続（即ち、
ＦＥＴ（３６）のゲートとソースをノード（２２）と接
続しＦＥＴ（３６）のドレインをＶｄｄと接続）してい
る。ノード（２４）は別のＦＥＴ（３８）を介して電源
ｖｄａと接続している。４個のダイオードの直列接続か
ら成る電圧クランパ（４ｏ）が更にノード（２２）と電
源Ｖｄｄ間を接続し、ＦＥＴ（３６）の両端の電圧降下
を４１１１ｉ１のダイオードの順バイアス電圧の合計的
２．８ボルトに制限している。
を介して正電源Ｖｄｄ（３，５ボルト）と接続（即ち、
ＦＥＴ（３６）のゲートとソースをノード（２２）と接
続しＦＥＴ（３６）のドレインをＶｄｄと接続）してい
る。ノード（２４）は別のＦＥＴ（３８）を介して電源
ｖｄａと接続している。４個のダイオードの直列接続か
ら成る電圧クランパ（４ｏ）が更にノード（２２）と電
源Ｖｄｄ間を接続し、ＦＥＴ（３６）の両端の電圧降下
を４１１１ｉ１のダイオードの順バイアス電圧の合計的
２．８ボルトに制限している。
同様な電圧クランパ（４２）はノード（２４）とＶｄｄ
間を接続している。
間を接続している。
ＦＥＴ（４４）のゲートもノード（２２）と接続してい
る。ＦＥＴ（４４）のドレインは電源Ｖａａと接続し、
ソースは３個のダイオードの直列接続（４６）を介して
、ゲート及びソースを電源ＶＳＳに接続したＦＥＴ（４
８）のドレインと接続している。！ＪＡＮＤゲー）（１
２）の出力信号■０はダイオード直列接続（４６）を介
して電流を流す電流源として機能するＦＥＴ（４８）の
ドレインから出力し、Ｖｏの電圧は確実にノート （２
２）の電圧ｖ１からＦＥＴ（４４）のゲート・ソース間
電圧降下及び直列ダイオード（４６）の順バイアス電圧
降下を合計した分の電圧降下をしている。ＦＥＴ（５０
）と３個の直列ダイオード（５２）とＦＥＴ（５／ｌ）
は、ＦＥＴ（４４） 、直列ダイオード（４６）及びＦ
Ｅ Ｔ （４８）と同様に動作し、ノード（２４）の
電圧■２を同しだけ電圧降下させて、ＦＥＴ（５４）の
）レイン端子に相補的出力電圧Ｖｏ″を出力する。
る。ＦＥＴ（４４）のドレインは電源Ｖａａと接続し、
ソースは３個のダイオードの直列接続（４６）を介して
、ゲート及びソースを電源ＶＳＳに接続したＦＥＴ（４
８）のドレインと接続している。！ＪＡＮＤゲー）（１
２）の出力信号■０はダイオード直列接続（４６）を介
して電流を流す電流源として機能するＦＥＴ（４８）の
ドレインから出力し、Ｖｏの電圧は確実にノート （２
２）の電圧ｖ１からＦＥＴ（４４）のゲート・ソース間
電圧降下及び直列ダイオード（４６）の順バイアス電圧
降下を合計した分の電圧降下をしている。ＦＥＴ（５０
）と３個の直列ダイオード（５２）とＦＥＴ（５／ｌ）
は、ＦＥＴ（４４） 、直列ダイオード（４６）及びＦ
Ｅ Ｔ （４８）と同様に動作し、ノード（２４）の
電圧■２を同しだけ電圧降下させて、ＦＥＴ（５４）の
）レイン端子に相補的出力電圧Ｖｏ″を出力する。
ＮＡＮＯゲー）（１２）が停止したブリ） ＩＪガ状態
の時、トリガ信号は“０” （即ち、ＶＬは“０”でＶ
ｔ″は“１”）で、帰還信号は“１” （即ち、Ｖｆｂ
は“１”でＶｆｂ”は“０”）である。ＦＥＴ（２８）
、 （３２）及び（３４）はオフでＦＥＴ（３０）
はオンである。ＦＥＴ（２６）によりノード（２４）及
びＦＥＴ（３０）を定電流、即ちＦＥＴ（３８）と電圧
クランパ（４２）によりノード（２４）を流れる電流が
流される。ノード（２４）の電圧■２は約２．８ポル）
Ｖｄｄより低く、相補的出力電圧Ｖｏ’は約−１，６ボ
ルトの低論理状態“０”に保持されている。ＦＥＴ（２
８）及び（３２）がオフなので、ＦＥＴ（２６）にはノ
ード（２２）からの電流は流れず、それ故ＦＥＴ（３６
）及びクランパ（４０）には電流は流れない。ノード（
２２）の電圧■１はＶｄｄの電圧と等しく、ＮＡＮＤゲ
ート（１２）の出力信号Ｖｏは約０．７ボルト（即ち、
Ｖｄｄより２．８ポルｌ−低い）高論理状態“１”とな
る。従って、トリガ信号Ｖｔが“０”の時、出力信号Ｖ
ｏは帰１（Ｂ号Ｖｆｂの状態と無関係に“１″ （Ｖｏ
″は“Ｏ”）となる。
の時、トリガ信号は“０” （即ち、ＶＬは“０”でＶ
ｔ″は“１”）で、帰還信号は“１” （即ち、Ｖｆｂ
は“１”でＶｆｂ”は“０”）である。ＦＥＴ（２８）
、 （３２）及び（３４）はオフでＦＥＴ（３０）
はオンである。ＦＥＴ（２６）によりノード（２４）及
びＦＥＴ（３０）を定電流、即ちＦＥＴ（３８）と電圧
クランパ（４２）によりノード（２４）を流れる電流が
流される。ノード（２４）の電圧■２は約２．８ポル）
Ｖｄｄより低く、相補的出力電圧Ｖｏ’は約−１，６ボ
ルトの低論理状態“０”に保持されている。ＦＥＴ（２
８）及び（３２）がオフなので、ＦＥＴ（２６）にはノ
ード（２２）からの電流は流れず、それ故ＦＥＴ（３６
）及びクランパ（４０）には電流は流れない。ノード（
２２）の電圧■１はＶｄｄの電圧と等しく、ＮＡＮＤゲ
ート（１２）の出力信号Ｖｏは約０．７ボルト（即ち、
Ｖｄｄより２．８ポルｌ−低い）高論理状態“１”とな
る。従って、トリガ信号Ｖｔが“０”の時、出力信号Ｖ
ｏは帰１（Ｂ号Ｖｆｂの状態と無関係に“１″ （Ｖｏ
″は“Ｏ”）となる。
ＮＡＮＤゲート （１２）がトリガ起動されてＶｔが１
″になると、ＦＥＴ（２８）がオンして）”ＥＴ（３０
）がオフする。ＦＥＴ（２６）の電流は今度ＦＥＴ（２
８）を介してノード（２２）から流れ、この電流はＦＥ
Ｔ（３６）及び電圧クランパ（４０）を介してノード（
２２）に流れる。ＶｌはＶｄｄより電圧降下し、■２の
電圧は上昇してＶｄｄと等しくなり、Ｖｏは“０”にＶ
Ｏ″は“１”になる。従って、Ｖｔ及びＶｆｂが共に“
１”のとき、出力信号Ｖｏは“０”となる。第１図によ
れば、−旦出力信号■０が“０”になると、遅延回路群
（１４）が順次応答して帰還信号Ｖｆｂを“０”に駆動
する。
″になると、ＦＥＴ（２８）がオンして）”ＥＴ（３０
）がオフする。ＦＥＴ（２６）の電流は今度ＦＥＴ（２
８）を介してノード（２２）から流れ、この電流はＦＥ
Ｔ（３６）及び電圧クランパ（４０）を介してノード（
２２）に流れる。ＶｌはＶｄｄより電圧降下し、■２の
電圧は上昇してＶｄｄと等しくなり、Ｖｏは“０”にＶ
Ｏ″は“１”になる。従って、Ｖｔ及びＶｆｂが共に“
１”のとき、出力信号Ｖｏは“０”となる。第１図によ
れば、−旦出力信号■０が“０”になると、遅延回路群
（１４）が順次応答して帰還信号Ｖｆｂを“０”に駆動
する。
Ｖｆｂが“０” （Ｖｆｂ”−が１”）になると、第２
図のＦＥＴ（２８）がオフし、ＦＥＴ（３４）がオンす
るので、ＦＥＴ（２６）への電流路をノード（２２）か
らノード（２４）に切換える。この動作により、Ｖｏは
“１″にＶｏ″は１０″になる。トリガ信号Ｖｔが“０
″になると、ＦＥＴ（３０）はもう−度オンして、ＦＥ
Ｔ（２８）はオフになるので、ＮＡＮＤゲート（１２）
は停止したプリトリガ状態に戻り、ＦＥＴ（２６）の電
流はノード（２４）から流れて出力信号ＶＯ帰還信号Ｖ
ｆｂの状態とは無関係に“ｌ”となる。
図のＦＥＴ（２８）がオフし、ＦＥＴ（３４）がオンす
るので、ＦＥＴ（２６）への電流路をノード（２２）か
らノード（２４）に切換える。この動作により、Ｖｏは
“１″にＶｏ″は１０″になる。トリガ信号Ｖｔが“０
″になると、ＦＥＴ（３０）はもう−度オンして、ＦＥ
Ｔ（２８）はオフになるので、ＮＡＮＤゲート（１２）
は停止したプリトリガ状態に戻り、ＦＥＴ（２６）の電
流はノード（２４）から流れて出力信号ＶＯ帰還信号Ｖ
ｆｂの状態とは無関係に“ｌ”となる。
第２図の差動論理ゲート（１２）は単に、出力信号をＶ
ｏとするかＶｏ″にするかによって、ＮＡＮＤゲートか
ＡＮＤゲートとして考えることができる。
ｏとするかＶｏ″にするかによって、ＮＡＮＤゲートか
ＡＮＤゲートとして考えることができる。
ゲー１−（１２）を用いて発振器を構成する為に必要な
ことは出力信号を反転して遅延回路群を介してその論理
ゲートの入力に帰還するだけでよい。従ってその信号反
転は帰還ループのどこで行なってもよく、例えばゲート
（１２）がＮＡＮＤゲートとして示された第１図の如
く、ゲートの出力で反転してもよいし、第１図の遅延回
路群の任意の出力端で行なってもよい。
ことは出力信号を反転して遅延回路群を介してその論理
ゲートの入力に帰還するだけでよい。従ってその信号反
転は帰還ループのどこで行なってもよく、例えばゲート
（１２）がＮＡＮＤゲートとして示された第１図の如
く、ゲートの出力で反転してもよいし、第１図の遅延回
路群の任意の出力端で行なってもよい。
第３図は第１図のトリガ起動型遅延回路群（１４）の中
の１つを代表して、その回路を示している。
の１つを代表して、その回路を示している。
この回路はトリガ信号Ｖｔが“１”のとき、差動入力信
号Ｖｉｎの状態に追従してプログラム可能な遅延時間経
過後に差動出力信号Ｖｄを発生する。
号Ｖｉｎの状態に追従してプログラム可能な遅延時間経
過後に差動出力信号Ｖｄを発生する。
トリガ信号Ｖｔが“０′のときは、遅延回路は入力信号
Ｖｉｎの状態とは無関係に出力信号Ｖｄを“１”に駆動
する。（第１図に於て、ＮＡＮＤゲート（１２）の出力
信号Ｖｏは遅延回路（１４ａ ）の入力信号Ｖｉｎであ
り、帰還信号Ｖｆｂは遅延回路（１４ｂ ）の出力信号
Ｖｄである。）第３図の遅延回路はトリガ信号Ｖｔ及び
入力信号Ｖｉｎの状態に応じて、ノード（６２）或いは
ノード（６４）に選択的に電流源を接続する電流ツリー
状回路（６０）を含んでいる。電流ツリー状回路（６０
）は電流源として機能するＦＥＴ（６６）及び更に５個
のＦＥＴ （６Ｂ） 。
Ｖｉｎの状態とは無関係に出力信号Ｖｄを“１”に駆動
する。（第１図に於て、ＮＡＮＤゲート（１２）の出力
信号Ｖｏは遅延回路（１４ａ ）の入力信号Ｖｉｎであ
り、帰還信号Ｖｆｂは遅延回路（１４ｂ ）の出力信号
Ｖｄである。）第３図の遅延回路はトリガ信号Ｖｔ及び
入力信号Ｖｉｎの状態に応じて、ノード（６２）或いは
ノード（６４）に選択的に電流源を接続する電流ツリー
状回路（６０）を含んでいる。電流ツリー状回路（６０
）は電流源として機能するＦＥＴ（６６）及び更に５個
のＦＥＴ （６Ｂ） 。
（７０） 、 （７２） 、 （７３） 、 （
７４）を含んでいる。
７４）を含んでいる。
ＦＥＴ（６８）及び（７２）のドレインはノーＦ （６
２）と接続し、ＦＥＴ（７０）及び（７４）のドレイン
はノード（６４）と接続している。ＦＥＴ（７２）及び
（７４）のソースはＦＥＴ（７３）のドレインと接続し
、ＦＥＴ （６８） 、 （７０） 、 （７
３）のソースは総てＦＥＴ（６６＞のドレインと接続し
ている。ＦＥＴ（６６）のゲートとソースは−３，０ボ
ルトの電圧源Ｖｓｓに接続している。トリガ信号Ｖｔ４
！ＦＥＴ（７３）のゲートを制御し、相補的トリガ信号
Ｖｔ″はＦＥＴ（７０）のゲートを制御する。入力信号
Ｖｉｎとその相補的信号Ｖ’ｉｎ”はＦＥＴ（７４）及
び（７２）のゲートを夫々駆動する。 ＦＥＴ （６８
）のゲートは−２，０ボルトの電圧源に接続している。
２）と接続し、ＦＥＴ（７０）及び（７４）のドレイン
はノード（６４）と接続している。ＦＥＴ（７２）及び
（７４）のソースはＦＥＴ（７３）のドレインと接続し
、ＦＥＴ （６８） 、 （７０） 、 （７
３）のソースは総てＦＥＴ（６６＞のドレインと接続し
ている。ＦＥＴ（６６）のゲートとソースは−３，０ボ
ルトの電圧源Ｖｓｓに接続している。トリガ信号Ｖｔ４
！ＦＥＴ（７３）のゲートを制御し、相補的トリガ信号
Ｖｔ″はＦＥＴ（７０）のゲートを制御する。入力信号
Ｖｉｎとその相補的信号Ｖ’ｉｎ”はＦＥＴ（７４）及
び（７２）のゲートを夫々駆動する。 ＦＥＴ （６８
）のゲートは−２，０ボルトの電圧源に接続している。
ノード（６２）はＦＥＴ（７６）の負荷インピーダンス
を介して正電源Ｖｄｄ（３，５ボルト）と接続し、ＦＥ
Ｔ（７６）のゲート及びソースはノード（６２）と、Ｆ
ＥＴ（７６）のドレインはＶｄｄと夫々接続している。
を介して正電源Ｖｄｄ（３，５ボルト）と接続し、ＦＥ
Ｔ（７６）のゲート及びソースはノード（６２）と、Ｆ
ＥＴ（７６）のドレインはＶｄｄと夫々接続している。
ノード（６４）はＦＥＴ（７８）の同様な負荷インピー
ダンスを介してＶｄｄと接続している。
ダンスを介してＶｄｄと接続している。
４個のダイオードの直列接続から成る電圧クランパ（８
０）をノード（６２）とＶｄｄＯ間を接続して、ＦＥＴ
（７６）の両端の電圧降下を制限している。
０）をノード（６２）とＶｄｄＯ間を接続して、ＦＥＴ
（７６）の両端の電圧降下を制限している。
ノード（６４）とＶｄｄ間を接続している同様な電圧ク
ランパ（８２）もＦＥＴ（７８）の電圧降下を制限して
いる。
ランパ（８２）もＦＥＴ（７８）の電圧降下を制限して
いる。
ＦＥＴ（８４）のゲートもノード（６２）に接続してい
る。ＶｄｄはＦＥＴ（８４）のドレインと接続し、ＦＥ
Ｔ（８４）のソースは３個のダイオード（８６）を介し
てＦＥＴ（８８）のドレインと接続し、ＦＥＴ（８８）
のゲートとソースはＶｓｓと接続している。
る。ＶｄｄはＦＥＴ（８４）のドレインと接続し、ＦＥ
Ｔ（８４）のソースは３個のダイオード（８６）を介し
てＦＥＴ（８８）のドレインと接続し、ＦＥＴ（８８）
のゲートとソースはＶｓｓと接続している。
この遅延回路の出力信号Ｖｄはダイオード（８６）を介
して電流を流す電流源として機能するＦＥＴ（８８）の
ドレイン端子から出力する。この出力信号Ｖｄはノード
（６２）ノミ圧■３から、ＦＥＴ（８４）のゲート・ソ
ース間電圧降下及びダイオード接続（８６）の順バイア
ス電圧降下により得られる。ＦＥＴ（９０）と３個のダ
イオード接続（９２）とＦＥＴ（９４）はＦＥＴ（８４
）とダイオード接続（８６）とＦＥＴ（８８）と同様に
動作して、ノード（６４）の電圧を降下して遅延回路の
相補的出力信号Ｖｄ″をＦＥＴ（９４）のドレイン端子
から出力する。
して電流を流す電流源として機能するＦＥＴ（８８）の
ドレイン端子から出力する。この出力信号Ｖｄはノード
（６２）ノミ圧■３から、ＦＥＴ（８４）のゲート・ソ
ース間電圧降下及びダイオード接続（８６）の順バイア
ス電圧降下により得られる。ＦＥＴ（９０）と３個のダ
イオード接続（９２）とＦＥＴ（９４）はＦＥＴ（８４
）とダイオード接続（８６）とＦＥＴ（８８）と同様に
動作して、ノード（６４）の電圧を降下して遅延回路の
相補的出力信号Ｖｄ″をＦＥＴ（９４）のドレイン端子
から出力する。
ＦＥＴ（１００）のゲートはノード（６４）と接続し、
ＦＥＴ（１００）のドレインとソースは第１図の制御電
圧Ｖｃと接続している。制御電圧Ｖｃは３．０〜５，５
ボルトの範囲で可変できる。このような構成により、Ｆ
ＥＴ（１００）は可変コンデンサとして機能し、制御電
圧ＶｃはＦＥＴ（１００）のゲート・ソース間及びゲー
ト・ドレイン間の容量を介してノード（６４）に接続し
ている。ＦＥＴ（１００）の容量はＶｃ及びノード（６
４）間の電位差に逆比例しており、Ｖｃを変化させて制
御できる。同様にしてＦＥＴ（１０２）はＶｃ及びノー
ド（６２） ｆａｔの可変コンデンサとなる。遅延回路
（１４）が停止したプリトリガ状態のとき、トリガ信号
Ｖｔは“Ｏ” （Ｖｔ″は“ｌ”）そして、入力信号Ｖ
ｉｎは１”（Ｖｉｎ”は１０″）である。また、ＦＥＴ
（６Ｂ） 、 （７２） 、 （７３） 、
（７４）はオフでＦＥＴ（７０）はオンである。ＦＥＴ
（６６）にはノード（６４）からＦＥＴ（７０）を介し
て定電流が流れ、この定電流はＦＥＴ（７８）及びクラ
ンパ（８２）から供給される。ＦＥＴ（１００）の容量
は十分に充電され、ＦＥＴ（１００）には電流は流れて
いない。ノード（６４）の電圧■４は約０．７ボルトで
ある。相補的出力信号Ｖｄ″は低論理状態“０”に保持
され、約−１，６ボルトである。ＦＥＴ（６８）及び（
７３）がオフなので、ＦＥＴ（６６）にノード（６２）
からは電流は流れず、よってＦＥＴ（７６）又はクラン
パ（８０）には電流は流れない。ＦＥＴ（１０２）の電
荷はＦＥＴ（７６）を介して十分に放電している。ノー
ド（６２）の電圧Ｖ３はＶｄｄ（３，５ボルト）に等し
く、遅延回路の出力信号Ｖｄは高論理状態“１”である
。従って、遅延回路が停止してプリトリガ状態（トリガ
信号Ｖｔが“０”）のときは、出力信号Ｖｄは入力信号
Ｖｉｎの状態とは無関係に“１”となる。遅延回路がト
リガ信号Ｖｔの“１”への駆動によってトリガ起動され
ると、ＦＥＴ（７３）及び（７４）がオン、ＦＥＴ（７
０）がオフとなる。この時ＦＥＴ（６６）に流れる電流
はノード（６４）からＦＥＴ（７３）及び（７４）を介
して流れ、この電流はＦＥＴ（７８）及びクランパ（８
２）を介して供給される。入力信号Ｖｉｎが“θ′状態
に変化すると、ＦＥＴ（７４）がオフにＦＥＴ（７２）
がオンになるので、ＦＥＴ（６６）に流れる電流はノー
ド（６４）からではなくノード（６２）から流れるよう
になる。この電流がＦＥＴ（１０２）に電荷を与え、こ
の電荷が増加するにつれてノード（６２）の電圧Ｖ３は
降下し始める。ノード（６２）の電圧ｖ３が約０，７ボ
ルトまで降下すると、電圧クランパ（８０）により電圧
降下を停止する。遅延回路の出力電圧Ｖｄは■３の降下
につれて降下し、■３が０．７ボルトになるとＶｄは−
１，６ボルトに達する。同時にＦＥＴ（１０２）が充電
され、ＦＥＴ（７Ｂ）を介して放電される。
ＦＥＴ（１００）のドレインとソースは第１図の制御電
圧Ｖｃと接続している。制御電圧Ｖｃは３．０〜５，５
ボルトの範囲で可変できる。このような構成により、Ｆ
ＥＴ（１００）は可変コンデンサとして機能し、制御電
圧ＶｃはＦＥＴ（１００）のゲート・ソース間及びゲー
ト・ドレイン間の容量を介してノード（６４）に接続し
ている。ＦＥＴ（１００）の容量はＶｃ及びノード（６
４）間の電位差に逆比例しており、Ｖｃを変化させて制
御できる。同様にしてＦＥＴ（１０２）はＶｃ及びノー
ド（６２） ｆａｔの可変コンデンサとなる。遅延回路
（１４）が停止したプリトリガ状態のとき、トリガ信号
Ｖｔは“Ｏ” （Ｖｔ″は“ｌ”）そして、入力信号Ｖ
ｉｎは１”（Ｖｉｎ”は１０″）である。また、ＦＥＴ
（６Ｂ） 、 （７２） 、 （７３） 、
（７４）はオフでＦＥＴ（７０）はオンである。ＦＥＴ
（６６）にはノード（６４）からＦＥＴ（７０）を介し
て定電流が流れ、この定電流はＦＥＴ（７８）及びクラ
ンパ（８２）から供給される。ＦＥＴ（１００）の容量
は十分に充電され、ＦＥＴ（１００）には電流は流れて
いない。ノード（６４）の電圧■４は約０．７ボルトで
ある。相補的出力信号Ｖｄ″は低論理状態“０”に保持
され、約−１，６ボルトである。ＦＥＴ（６８）及び（
７３）がオフなので、ＦＥＴ（６６）にノード（６２）
からは電流は流れず、よってＦＥＴ（７６）又はクラン
パ（８０）には電流は流れない。ＦＥＴ（１０２）の電
荷はＦＥＴ（７６）を介して十分に放電している。ノー
ド（６２）の電圧Ｖ３はＶｄｄ（３，５ボルト）に等し
く、遅延回路の出力信号Ｖｄは高論理状態“１”である
。従って、遅延回路が停止してプリトリガ状態（トリガ
信号Ｖｔが“０”）のときは、出力信号Ｖｄは入力信号
Ｖｉｎの状態とは無関係に“１”となる。遅延回路がト
リガ信号Ｖｔの“１”への駆動によってトリガ起動され
ると、ＦＥＴ（７３）及び（７４）がオン、ＦＥＴ（７
０）がオフとなる。この時ＦＥＴ（６６）に流れる電流
はノード（６４）からＦＥＴ（７３）及び（７４）を介
して流れ、この電流はＦＥＴ（７８）及びクランパ（８
２）を介して供給される。入力信号Ｖｉｎが“θ′状態
に変化すると、ＦＥＴ（７４）がオフにＦＥＴ（７２）
がオンになるので、ＦＥＴ（６６）に流れる電流はノー
ド（６４）からではなくノード（６２）から流れるよう
になる。この電流がＦＥＴ（１０２）に電荷を与え、こ
の電荷が増加するにつれてノード（６２）の電圧Ｖ３は
降下し始める。ノード（６２）の電圧ｖ３が約０，７ボ
ルトまで降下すると、電圧クランパ（８０）により電圧
降下を停止する。遅延回路の出力電圧Ｖｄは■３の降下
につれて降下し、■３が０．７ボルトになるとＶｄは−
１，６ボルトに達する。同時にＦＥＴ（１０２）が充電
され、ＦＥＴ（７Ｂ）を介して放電される。
ＦＥＴ（１００）の電荷が放電されるにつれて、ノード
（６４）の電圧■４は上昇する。ＦＥＴ（１００）の放
電が完了すると、■４は３．５ボルトに達する。
（６４）の電圧■４は上昇する。ＦＥＴ（１００）の放
電が完了すると、■４は３．５ボルトに達する。
相補的出力信号Ｖｄ″はＶ４の上昇に追従して−１，６
ボルトから上昇して約０．７ボルトに達する。
ボルトから上昇して約０．７ボルトに達する。
従って、Ｖｉｎが′１″から“０ゝに変ると、ＶｄはＦ
ＥＴ（１００）及び（１０２）の容量とＦＥＴ（７６）
及び（７８）のインピーダンスで決まる遅延時間後に“
１′から“０”に変化する。この遅延時間はＦＥＴ（１
００）及び（１０２）の容量を増加すれば長（すること
ができ、これらＦＥＴの容量を増加するにはＶｃの電圧
を減少させ、逆に、容量を減少する（遅延時間を短くす
る）にはＶｃを増加してやればよい。従って、制御電圧
ＶｃはＦＥＴ（１００）及び（１０２）の容量を微調整
することにより、遅延時間を微調整するのに用いられる
。
ＥＴ（１００）及び（１０２）の容量とＦＥＴ（７６）
及び（７８）のインピーダンスで決まる遅延時間後に“
１′から“０”に変化する。この遅延時間はＦＥＴ（１
００）及び（１０２）の容量を増加すれば長（すること
ができ、これらＦＥＴの容量を増加するにはＶｃの電圧
を減少させ、逆に、容量を減少する（遅延時間を短くす
る）にはＶｃを増加してやればよい。従って、制御電圧
ＶｃはＦＥＴ（１００）及び（１０２）の容量を微調整
することにより、遅延時間を微調整するのに用いられる
。
遅延回路（１４）の遅延時間はＦＥＴ（１００）及び（
１０２）と並列な別の容量素子を切り換えることによっ
てより広範囲に可変し得る。容量バンク回路（１０３）
はゲートをノード（６４）に接続したＦＥＴ（１０４）
を含み、ＦＥＴ（１０４）のドレイン及びソースには別
のＦＥＴ（１０６）のソース及びドレインを介して制御
電圧Ｖｃを印加している。
１０２）と並列な別の容量素子を切り換えることによっ
てより広範囲に可変し得る。容量バンク回路（１０３）
はゲートをノード（６４）に接続したＦＥＴ（１０４）
を含み、ＦＥＴ（１０４）のドレイン及びソースには別
のＦＥＴ（１０６）のソース及びドレインを介して制御
電圧Ｖｃを印加している。
ＦＥＴ（１０６）のゲートはＦＥＴ（１１４）のゲート
及びソースと別のＦＢＴ（１１２）のドレインとに接続
している。ＦＥＴ（１１４）のドレインに制御電圧Ｖｃ
が入力し、ＦＥＴ（１１２）のソースは接地している。
及びソースと別のＦＢＴ（１１２）のドレインとに接続
している。ＦＥＴ（１１４）のドレインに制御電圧Ｖｃ
が入力し、ＦＥＴ（１１２）のソースは接地している。
第１図の制御信号ＤｉはＦＥＴ（１１２）のゲートに入
力している。容量回路（１０３”）は更にゲートをノー
ド（６２）と接続し、ドレイン及びソースをＦＥＴ（１
１０）のソースと接続したＦＥＴ（１０Ｂ）も含んでい
る。 ＦＥＴ （１１０）のドレインに制御電圧Ｖｃが
入力し、ＦＥＴ（１１０）のゲートはＦＥＴ（１１２）
のドレインと接続している。
力している。容量回路（１０３”）は更にゲートをノー
ド（６２）と接続し、ドレイン及びソースをＦＥＴ（１
１０）のソースと接続したＦＥＴ（１０Ｂ）も含んでい
る。 ＦＥＴ （１１０）のドレインに制御電圧Ｖｃが
入力し、ＦＥＴ（１１０）のゲートはＦＥＴ（１１２）
のドレインと接続している。
制御信号Ｄ１が“０”のとき、ＦＥＴ（１１２）はオフ
なので、ＦＥＴ（１０６）及び（１１０）のゲート電圧
がＦＥＴ（１１４）を介したＶｃの作用により上昇し、
ＦＥＴ（１０６）及び（１１０）がオンするので、ＦＥ
Ｔ（１０４）及び（１０８）はＦＥＴ（１００）及び（
１０２）と夫々並列接続となる。
なので、ＦＥＴ（１０６）及び（１１０）のゲート電圧
がＦＥＴ（１１４）を介したＶｃの作用により上昇し、
ＦＥＴ（１０６）及び（１１０）がオンするので、ＦＥ
Ｔ（１０４）及び（１０８）はＦＥＴ（１００）及び（
１０２）と夫々並列接続となる。
ＦＥＴ（７６）及び（７日）と接続しているこの容量の
増加により、遅延回路（１４）の遅延時間はＦＥＴ（７
６）及び（７８） ニＦ ＥＴ （１００”）及び（１
０２）だけ接続した場合よりも増加し得る。制御信号Ｄ
１が“１″になると、ＦＥＴ（１１２）がオンしてＦＥ
Ｔ（１０６）及び（１１０）のゲート電圧を降下させＦ
ＥＴ（１０６）及び（１１０）をオフにし、その結果Ｆ
ＥＴ（１０４）及び（１０８）は制御電圧Ｖｃから分離
される。遅延回路（１４）は更に容量バンク回路（１０
３）と同様な容量バンク回路（１１５）を含んでいる。
増加により、遅延回路（１４）の遅延時間はＦＥＴ（７
６）及び（７８） ニＦ ＥＴ （１００”）及び（１
０２）だけ接続した場合よりも増加し得る。制御信号Ｄ
１が“１″になると、ＦＥＴ（１１２）がオンしてＦＥ
Ｔ（１０６）及び（１１０）のゲート電圧を降下させＦ
ＥＴ（１０６）及び（１１０）をオフにし、その結果Ｆ
ＥＴ（１０４）及び（１０８）は制御電圧Ｖｃから分離
される。遅延回路（１４）は更に容量バンク回路（１０
３）と同様な容量バンク回路（１１５）を含んでいる。
容量バンク回路（１１５）は１対のＦＥＴ（１１８）及
び（１２０）をＶｃとノード（６２）及び（６４）との
間で選択的に接続することにより、ＦＥＴ（１００）及
び（１０２）と夫々並列接続して、遅延時間を更に増加
し得る。容量バンク回路（１１５）の切り換えは第１図
の制御信号Ｄ２で制御し、この制御信号Ｄ２はバンク回
路（１０３）のＦＥＴ（１１２）と同様に機能するバン
ク回路（１１５）のＦＥＴ（１１６）のゲートに入力し
ている。従って、制御信号Ｄ１及びＤ２を用いることに
より、Ｖｃとノード（６２）及び（６４）との間の並列
接続した容量素子の数を調整して、遅延回路（１４）の
遅延時間を粗調整し得る。制御電圧ＶｃはＶｃとノード
（６２）及び（６４）との間に接続した総ての容量素子
の値を微調整し、この回路の遅延時間を微調整する手段
を提供している。
び（１２０）をＶｃとノード（６２）及び（６４）との
間で選択的に接続することにより、ＦＥＴ（１００）及
び（１０２）と夫々並列接続して、遅延時間を更に増加
し得る。容量バンク回路（１１５）の切り換えは第１図
の制御信号Ｄ２で制御し、この制御信号Ｄ２はバンク回
路（１０３）のＦＥＴ（１１２）と同様に機能するバン
ク回路（１１５）のＦＥＴ（１１６）のゲートに入力し
ている。従って、制御信号Ｄ１及びＤ２を用いることに
より、Ｖｃとノード（６２）及び（６４）との間の並列
接続した容量素子の数を調整して、遅延回路（１４）の
遅延時間を粗調整し得る。制御電圧ＶｃはＶｃとノード
（６２）及び（６４）との間に接続した総ての容量素子
の値を微調整し、この回路の遅延時間を微調整する手段
を提供している。
従って、第３図のトリガ起動型遅延回路がトリガ起動さ
れると、可変遅延時間後に入力信号の状態に追従する出
力信号を発生する。トリガ信号が停止（Ｖｔが“０”）
状態になると、遅延回路の出力信号は強制的に安定状態
になる。第１図のトリガ起動型発振器（１０）にこのト
リガ起動型遅延回路を用いたことにより、発振器が再ト
リガされる前に要する回復時間を大幅に減少させること
ができる。上述した如く、ＮＡＮＤゲートとこれに負帰
還を与える非トリガ型遅延回路を用いた従来の発振器の
回復時間はＮＡＮＤゲートの伝播時間と遅延回路の遅延
時間との和に等しい。ところが、１個のトリガ起動型遅
延回路をＮＡＮＤゲートの帰還に利用した場合には、回
復時間はＮＡＮＤゲートの伝播時間か或いはトリガ信号
停止後トリガ型遅延回路が安定なプリトリガ状態に戻る
のに要する最大リセット時間の内どちらか長い方の時間
と等しくなる。
れると、可変遅延時間後に入力信号の状態に追従する出
力信号を発生する。トリガ信号が停止（Ｖｔが“０”）
状態になると、遅延回路の出力信号は強制的に安定状態
になる。第１図のトリガ起動型発振器（１０）にこのト
リガ起動型遅延回路を用いたことにより、発振器が再ト
リガされる前に要する回復時間を大幅に減少させること
ができる。上述した如く、ＮＡＮＤゲートとこれに負帰
還を与える非トリガ型遅延回路を用いた従来の発振器の
回復時間はＮＡＮＤゲートの伝播時間と遅延回路の遅延
時間との和に等しい。ところが、１個のトリガ起動型遅
延回路をＮＡＮＤゲートの帰還に利用した場合には、回
復時間はＮＡＮＤゲートの伝播時間か或いはトリガ信号
停止後トリガ型遅延回路が安定なプリトリガ状態に戻る
のに要する最大リセット時間の内どちらか長い方の時間
と等しくなる。
即ち、第３図のトリガ起動型遅延回路では最大リセット
時間は遅延回路の遅延時間に等しくなる。
時間は遅延回路の遅延時間に等しくなる。
第１図に示した如く、複数のトリガ起動型遅延回路を直
列に接続した場合には、各遅延回路は総帰還遅延時間を
夫々間等に分担するので、発振器の回復時間はＮＡＮＤ
ゲートの伝播時間か或いは遅延回路群の中のたった１個
の回路の遅延時間（リセット時間）の内どちらか長い方
の時間に等しくなる。
列に接続した場合には、各遅延回路は総帰還遅延時間を
夫々間等に分担するので、発振器の回復時間はＮＡＮＤ
ゲートの伝播時間か或いは遅延回路群の中のたった１個
の回路の遅延時間（リセット時間）の内どちらか長い方
の時間に等しくなる。
従って、ＮＡＮＤゲートの伝播時間が無視し得る程短い
と仮定すれば、１個のトリガ起動型遅延回路を、Ｎ個の
直列接続したトリガ起動型遅延回路に置換して各回路に
僅かずつ遅延時間を等分担させれば、発振器の回復時間
は１／Ｈに減少できる。
と仮定すれば、１個のトリガ起動型遅延回路を、Ｎ個の
直列接続したトリガ起動型遅延回路に置換して各回路に
僅かずつ遅延時間を等分担させれば、発振器の回復時間
は１／Ｈに減少できる。
上述の本発明による好適実施例についての説明に於て、
当業者には本発明の要旨から逸脱することなく、様々な
変更及び修正が可能であるという事は明らかである。
当業者には本発明の要旨から逸脱することなく、様々な
変更及び修正が可能であるという事は明らかである。
本発明によれば、遅延帰還ループを有する発振器に於て
、トリガ起動型の遅延回路を使用したことにより、出力
信号が入力側に帰還されるまで待つことなくプリトリガ
状態に復帰でき、特に複数のトリガ起動型遅延回路を直
列接続して構成することにより、回復時間を大幅に短縮
したトリガ起動型発振器を実現できる。
、トリガ起動型の遅延回路を使用したことにより、出力
信号が入力側に帰還されるまで待つことなくプリトリガ
状態に復帰でき、特に複数のトリガ起動型遅延回路を直
列接続して構成することにより、回復時間を大幅に短縮
したトリガ起動型発振器を実現できる。
第１図は本発明によるトリガ起動型発振器（１０）のブ
ロック図、第２図は第１図のＮＡＮＤゲート（１２）の
回路図、第３図は第１図のトリガ起動型遅延回路の回路
図である。 （１２）は論理ゲート、（１４）は帰還手段、（１４ａ
）（１４ｂ）は夫々遅延回路である。 ＦＩＧ、２
ロック図、第２図は第１図のＮＡＮＤゲート（１２）の
回路図、第３図は第１図のトリガ起動型遅延回路の回路
図である。 （１２）は論理ゲート、（１４）は帰還手段、（１４ａ
）（１４ｂ）は夫々遅延回路である。 ＦＩＧ、２
Claims (1)
- 【特許請求の範囲】 １、入力トリガ信号及び帰還信号に応じた出力信号を発
生する論理ゲートと、該論理ゲートの出力信号及び上記
入力トリガ信号に応じて所定遅延時間後に上記帰還信号
を発生する帰還手段とを具えることを特徴とするトリガ
起動型発振器。 ２、上記帰還手段は複数の直列接続したトリガ起動型遅
延回路で構成することを特徴とする特許請求の範囲第１
項記載のトリガ起動型発振器。 ３、上記帰還手段は電圧制御型可変遅延回路を含むこと
を特徴とする特許請求の範囲第１項記載のトリガ起動型
発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/875,030 US4686489A (en) | 1986-06-16 | 1986-06-16 | Triggered voltage controlled oscillator using fast recovery gate |
| US875030 | 1986-06-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631207A true JPS631207A (ja) | 1988-01-06 |
Family
ID=25365078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62148868A Pending JPS631207A (ja) | 1986-06-16 | 1987-06-15 | トリガ起動型発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4686489A (ja) |
| EP (1) | EP0249665B1 (ja) |
| JP (1) | JPS631207A (ja) |
| DE (1) | DE3684314D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816777A (en) * | 1988-05-05 | 1989-03-28 | Honeywell Inc. | Controlled oscillator |
| JPH0817321B2 (ja) * | 1989-11-02 | 1996-02-21 | 富士通株式会社 | 制御可能な遅延論理回路 |
| EP0901058A1 (en) * | 1991-10-30 | 1999-03-10 | Harris Corporation | Two stage current mirror |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5189381A (en) * | 1991-10-31 | 1993-02-23 | Advanced Micro Devices, Inc. | Apparatus for generating a sinusoidal output signal |
| US5204642A (en) * | 1991-10-31 | 1993-04-20 | Advanced Micro Devices, Inc. | Frequency controlled recursive oscillator having sinusoidal output |
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| US5317287A (en) * | 1992-07-16 | 1994-05-31 | National Semiconductor Corporation | Low-gain, range programmable, temperature compensated voltage controlled ring oscillator |
| US5304938A (en) * | 1992-11-18 | 1994-04-19 | Gec Plessey Semiconductors, Inc. | Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal |
| EP0619650B1 (en) * | 1993-04-05 | 1998-06-24 | Koninklijke Philips Electronics N.V. | Delay circuit for delaying differential signals |
| DE69411217T2 (de) * | 1993-04-05 | 1999-02-04 | Philips Electronics N.V., Eindhoven | Verzögerungsschaltung zum Verzögern von differentiellen Signalen |
| US5442325A (en) * | 1993-10-08 | 1995-08-15 | Texas Instruments Incorporated | Voltage-controlled oscillator and system with reduced sensitivity to power supply variation |
| JPH08139577A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 可変遅延回路 |
| US5559476A (en) * | 1995-05-31 | 1996-09-24 | Cirrus Logic, Inc. | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation |
| US6175928B1 (en) * | 1997-12-31 | 2001-01-16 | Intel Corporation | Reducing timing variance of signals from an electronic device |
| US7057466B2 (en) * | 2004-03-31 | 2006-06-06 | Broadcom Corporation | Varactor-based ring oscillator |
| EA201490917A1 (ru) * | 2011-11-03 | 2014-09-30 | Индезит Компани С.П.А. | Газовая горелка, в частности, для кухонного прибора |
| CN103944560A (zh) * | 2013-01-17 | 2014-07-23 | 成都前锋电子仪器有限责任公司 | 一种可触发变频振荡器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521639A (en) * | 1978-08-04 | 1980-02-15 | Hitachi Ltd | Clock generation circuit |
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH472151A (de) * | 1967-06-30 | 1969-04-30 | Dixi Sa | Astabiler Multivibrator |
| FR2148775A5 (ja) * | 1971-08-03 | 1973-03-23 | Sescosem | |
| DE3165323D1 (en) * | 1981-03-06 | 1984-09-13 | Itt Ind Gmbh Deutsche | Delay circuit with integrated insulated-layer field-effect transistor for digital signals, and application of the same to colour television receivers |
| US4458165A (en) * | 1983-03-23 | 1984-07-03 | Tektronix, Inc. | Programmable delay circuit |
-
1986
- 1986-06-16 US US06/875,030 patent/US4686489A/en not_active Expired - Fee Related
- 1986-11-10 EP EP86308725A patent/EP0249665B1/en not_active Expired
- 1986-11-10 DE DE8686308725T patent/DE3684314D1/de not_active Expired - Fee Related
-
1987
- 1987-06-15 JP JP62148868A patent/JPS631207A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521639A (en) * | 1978-08-04 | 1980-02-15 | Hitachi Ltd | Clock generation circuit |
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0249665B1 (en) | 1992-03-11 |
| US4686489A (en) | 1987-08-11 |
| EP0249665A3 (en) | 1989-03-22 |
| DE3684314D1 (de) | 1992-04-16 |
| EP0249665A2 (en) | 1987-12-23 |
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