JPH01321733A

JPH01321733A - データ誤り検出方式

Info

Publication number: JPH01321733A
Application number: JP63153641A
Authority: JP
Inventors: Yoichiro Sako; 曜一郎佐古; Hiroshi Ogawa; 博司小川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-27
Anticipated expiration: 2014-11-10
Also published as: KR0175920B1; EP0347934A3; DE68920918D1; US5077721A; JP2974678B2; EP0347934B1; CA1323423C; KR900000888A; DE68920918T2; EP0347934A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ｍビットのデータをこのｍビットより大きい
ｎビットのデータに変換し、このｎピントのデータの間
に記録データのディジタルサムバリエーション（ＤＳＶ
：Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｒｉａｔｉｏｎ）の値
に応じたビットパターンのｎビットのマージングビット
を挿入するとともに、これらのｎビットのデータおよび
ｎビットのマージングビットの交互の連なりの中で”０
”のビットの連続する数が所定のｄ個以上およびこのｄ
より大きいに個以下となるように変調したデータを記録
した記録媒体から再生されるデータの誤りを検出するデ
ータ誤り検出方式に関し、例えば、所謂コンパクトディ
スク（ＣＤ）のデータフォーマントに従ったＣＤ−ＷＯ
やＣＤ−ＲＡＭ等のデータストレージの再生系に適用さ
れる。

〔発明の概要］本発明は、ｍビットのデータをこのｍビ、トより大きい
ｎビットのデータに変換し、このｎビ。

トのデータの間に記録データのディジタルサムバリエー
ション（ＤＳＶ）の値に応したビットパターンのｐビ、
トのマージングビットを挿入するとともに、これらのｎ
ビットのデータおよびｐビ、トのマージングビットの交
互の連なりの中でｎｏ″のビットの連続する数が所定の
ｄ個以上およびこのｄより大きいに個以下となるように
変調して記録媒体に記録した記録データを上記記録媒体
から復調再生する際に、上記マージングビットのビット
パターンが上記変調規則に適合しているか否かの判定を
行い、上記変調規則に適合しないマージングビット近傍
の再生データを誤りとする誤り検出情報を上記再生デー
タとともに出力することによって、再生系にて得られる
再生データの信頼性の向上をｌるようにしたものである
。

〔従来の技術）従来より、音声や楽音等のオーディオ信号をデジタル化
して光ディスクに記録した所謂コンパクトディスク（Ｃ
Ｄ）を再生するＣＤプレーヤ等の再生専用のディスクプ
レーヤ装置が一最に提供されている。

上記コンパクトディスク（ＣＤ）では、１シンボル８ビ
ツトの信号を各々１４ビツト（１チヤンネルビツト）の
データに変換したＥ　Ｆ　Ｍ　（Ｅｉｇｈｔ　ｔ。

Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）データとし
て与えられる２４ビツトの同期信号、１４ビツト（１シ
ンボル）のサブコート、１４Ｘ３２ビツト（３２シンボ
ル）の演奏情報等のデータおよびパリティと、各シンボ
ルの間に設けたそれぞれ３ビツトのマージンビットから
成る５８８ピントを１フレームとし、第９図に示すよう
に、９８フレームを１サブコードブロツクとするデータ
フォーマットが規格化されており、上記１サブコードブ
ロツクの絶対アドレスが上記ナブコードのうちのＱチャ
ンネル信号にて与えられ、上記１サブコ一ドブロツク単
位でデータ処理が演奏情報等のデータに施されている。

上記コンパクトディスク（ＣＤ）におけるＥＦＭでは、
１４ビツト（ｌシンボル）のデータおよび３ビツトのマ
ージングビットの連なりの中で０”のビットの連続する
数が２以上１０以下となるように変調が行われ、また、
記録データのスタート位置からディジタルサムバリエー
ション（ＤＳＶ）を連続的にカウントして、このＤＳＶ
の値に応じたビットパターンのマージングビットを与え
ることにより、上記ＤＳＶの制御がなされている。

また、上記コンパクトディスク（ＣＤ）に記録される左
右チャンネルのディジタル・オーディオ信号を１ワード
（２シンボル−１６ビン日毎に交互に連続させて１チヤ
ンネルのシリアル　データ信号として取り扱い、上記Ｃ
Ｄ−ＲＯＭ等では、ＣＤのデータフォーマントにおける
１ナブコードブロノクすなわち９８フレ一ム分のデータ
に先行してヘッダ部および同期信号を付加することによ
り、第１０図に示すようなデータフォーマントの２にハ
イドのデータで１セクタ（あるいはｌ〕゛ロンク）を構
成している。

さらに、従来のＣＤプレーヤは再生専用であることから
、例えば情報の書き換え可能な光磁気記録媒体にて形成
した光磁気ディスクを使用して、記録および再生が可能
で上記ＣＤに対して互換性を保つようなＣＤ−ＷＯやＣ
Ｄ−ＲＡＭ等のデータストレージの開発が従来より進め
られている。

〔発明が解決しようとする課匙〕

上述のようにＣＤのデータフォーマントでは、各シンボ
ルの間に設けたそれぞれ３ビツトのマージンピントを設
けて、０”のビットが連続する数を２以上ＩＯ以下とす
る記録データの変調規則における最小反転間隔（Ｔ、、
。）および最小反転間隔（Ｔ、□）を確保したり、上記
記録データのＤＳＶの制御を行なっている。しかし、Ｃ
Ｄの再生系においては、従来、上記マージングビットの
内容を無視して、本来のデータだけを復調再生していた
ので、例えば、データ（４０４１）、をＥＦＭ変調した
第１Ｉ図のＡに示すような記録データ（Ｄ＊ｔｃ）デー
タ（４０）Ｈマージングビット　　データ（４１）□Ｄ
、ｌｉｔ　　：　　　０１００１０００１００００１０
００１００００１００１０ＱＯＯＩに対して、上記マー
ジングビットとデータ（４１）Ｍとの連続部分に読み取
り誤りが発生して、第１１図のＢに示すような再生デー
タ（Ｄ□１）データ（４０）Ｍ　　　マージングビット
　　データ（Ａ３））ＩＤ、□　：　　　０１００１０
００１００００１００１０００００１００１００００１
や、第１１図のＣに示すような再生データ（ＤＰＢＺ）
データ（４０）、ｌ　　　マージングビット　　データ
（八３）ｌ＋Ｄ□２　　：　　　０１００１０００１０
０００１００１０００００１００１００００１が得られ
た場合に、どちらの再生データ（Ｏｒｉｌ＋）。

（ＤｒＢ２）もともに（４０Ａ３）Ｈと誤った復調再生
結果になってしまっていた。

そこで、本発明は、上述の如き実情に鑑み、ｍピントの
データをこのｍピントより大きいｎビ・ントのデータに
変換し、このｎビットのデータの間に記録データのディ
ジタルサムバリエーション（ＤＳｖ）の値に応じたビッ
トパターンのｐビットのマージングビットを挿入すると
ともに、これらのｎビットのデータおよびｐビットのマ
ージングビットの交互の連なりの中で”０”のビットの
連続する数が所定のｄ個以上およびこのｄより大きいに
個以下となるように変調して記録した記録媒体から再生
される再生データの読み取り誤りを上記マージングビッ
トを利用して検出して、再生データの信頼性の向上を図
り得るようにすることを目的としている。

〔課題を解決するための手段〕

本発明に係るデータ誤り検出方式は、上述の目的を達成
するために、ｍビットのデータをこのｍピントより大き
いｎビットのデータに変換し、このｎビットのデータの
間に記録データのディジタルサムバリエーション（ＤＳ
ｖ）の値に応じたビットパターンのｐビットのマージン
グビットを挿入するとともに、これらのｎビットのデー
タおよびｐビットのマージングビットの交互の連なりの
中で“０″のビットの連続する数が所定のｄ個以上およ
びこのｄより大きいに個以下となるように変調して記録
媒体に記録した記録データを上記記録媒体から復調再生
する際に、上記マージングビットのビットパターンが上
記変調規則に適合しているか否かの判定を行い、上記変
調規則に適合しないマージングビット近傍の再生データ
を誤りとする誤り検出情報を上記再生データとともに出
力することを特徴としている。

〔作用］本発明では、記録媒体から復調再生される再生データに
所定の変調規則に従って挿入されているマージングビッ
トのビットパターンが上記変調規則に適合しているか否
かの判定を行うことにより、上記変調規則に適合しない
マージングビット近傍の再生データを誤りとする誤り検
出情報を得る。

上記誤り検出情報は、上記再生データとともに出力され
る。

〔実施例〕

以下、本発明の実施例について、図面を参照しながら詳
細に説明する。

以下に説明する実施例は、本発明を光デイスク記録再生
システムに適用したものである。

この実施例における記録処理系の変調回路を示す第３図
のブロック図において、（１）は図示しないＣＩＲＣエ
ンコーダから８ビット並列のデータ信号（Ｓｄ）が供給
されるデータ入力端子であり、また、（２）は４．３２
１８ＭＨｚのシステムクロック信号（ＳＣ）カミ供給さ
れるクロンク入力端子であり、さらに、（３）および（
４）は７．３５ｋＨｚのフレームシンク信号Ｃ５ｆ＞お
よびｌサブコードブロックすなわち９８フレーム毎のブ
ロックシンク信号（Ｓｂ）が供給される各シンク入力端
子である。

ここで、上記フレームシンク信号（５４）の間には、第
４図に示すように、ＣＴＲＣエンコードされた音声信号
による８ビット並列のデータ信号（Ｓｄ）が３２個形成
されるとともに、８ビット並列のサブコード信号（ＳＣ
）が形成され、上記データ信号（Ｓｄ）およびサブコー
ド信号（ＳＣ）が図示しないセレクタ等にて所定のタイ
ミングで選択されて上記データ入力端子（１）に供給さ
れる。

上記データ信号（Ｓｄ）は、上記データ入力端子（１）
からリードオンリーメモリ（１１）に供給され、このリ
ードオンリーメモリ（１１）において、所定の変換テー
ブルに従って８ビツトデータから１４ビツトデータに変
換される。上記リードオンリーメモリ（１１）にて変換
された１４ビツトデータに変換されたデータ信号は、レ
ジスタ（１２）　、　（１３）　、　（１４）に順次−
転送される。

また、上記システムクロック信号（Ｓｃ）、フレームシ
ンク信号（Ｓｆ）およびブロックシンク信号（Ｓｂ）は
、上記各入力端子（２）　、　（３）　、　（４）を介
してシステム制御回路（１５）に供給されている。上記
システム制御回路（１５）は、上記システムクロック信
号（Ｓｃ）　。

フレームシンク信号（Ｓｆ）およびブロックシンク信号
（Ｓｂ）に基づいて、９８フレームすなわち１サブブロ
ック単位で各回路ブロックの動作制御を行う。

ここで、ＣＤのデータフォーマットにおいて、データ信
号中のシンクパターンは、（１００００００００００１
００００００００００１０）の２４ビツトで構成されて
おり、この実施例では、上述のレジスタ（１２）　、　
（１３）　、　（１４）が１４ビツトのデータを取り扱
うようになっているので、（１００００００００００１
００）の１４ビットのパターンに置き換えて扱い、出力
段で２４ビツトのシンクパターンに修復するようにして
いる。上記１４ピントのパターンデータは、上記フレー
ムシンク信号（Ｓ【）に応じた上記システム制御回路（
１５）からの信号によって、リードオンリーメモリ（１
６）でされて上記レジスタ（１２）　、　（１３）　、
　（１４）に供給される。

また、上述のサブコード信号においても、１サブコード
ブロツクすなわち９８フレーム毎に、Ｓ、＝　（００１
００００００００００１）Ｓ、＝　（００００００００
０１００１０）の特定のパターンデータが挿入されるの
で、これらの信号（ＳＯ）、（Ｓ＋）は、上記ブロック
シンク信号（Ｓｂ）に応じた上記システム制御回路（１
５）からの信号によって、上記リードオンリーメモリ（
１６）で形成されて上記レジスタ（１２）　、　（１３
）　、　（１４）に供給される。

これらの信号が上記レジスタ（１２）　、　（１３）　
、　（１４）で順次転送されることにより、上記レジス
タ（１２）に保持しているデータに対して、１つ前のデ
ータが上記レジスタ（１３）に保持され、２つ前のデー
タが上記レジスタ（１４）に保持される。

また、上記リードオンリーメモリ（１１）、（１６）に
て形成される１４ビツトデータの先端の”０”の数およ
びＶ！端のｍ０１の数は、データ信号（Ｓｄ）によって
一義的に決まるので、これらの数値がデータ信号と同時
に形成される。ここで、１４ビツトデータの先端および
終端の′０”の数は、上述の変換テーブルにおいて、９
個以下に定められており、４ビツトで表される。なお、
シンクパターンにおいて、１４ビツトの置換データの終
端のｍ０２の数は２個であるが、２４ビツトのパターン
では１個なので、この場合の終端の０ｍの数は（０００
１）にされる。これらの４ピントづつの信号も上記レジ
スタ（１２）　、　（１３）　、　（１４）にてデータ
信号と同様に転送される。

上記レジスタ（１２）の先端の０“の数を示す数値（Ｆ
ｌ）と、上記レジスタ（１３）の終端の”０”の数を示
す数値（Ｂ２）が、３ビツトのマージングビットヲ形成
するリードオンリーメモリ（１７）　、　（１Ｂ）のア
ドレスに供給される。

ここで、上記マージングビットは、上記リードオンリー
メモリ（１７）、（１８）において、（０００）　、　
（００１）　、　（０１０）　、　［１００］の連続す
る”０”の数を２以上とする上述の規則を満たす４通り
のビットパターンが選択される。また、上記マージング
ビットは、前後のデータ信号の間に挿入された状態で連
続する０″の数を２以上ＩＯ以下とする規則を満たす必
要があり、上述の先端の”Ｏ”の数を示す数値（Ｆ＋）
および終端の”０”の数を示す数値（Ｂ２）をアドレス
として、上記規則を満足しない組み合わせを除いたビッ
トパターンが選択される。さらに、上記マージングビッ
トは、前後のデータ信号の間に挿入された状態で、上述
の２４ピントのシンクパターンと一致させないために、
前後のデータ信号のパターンが次に示す１１通りのいず
れかであった場合に、それぞれのマージングビットの×
印を付した組み合わせが除かれる。なお、マージングビ
ットは、上記数値（Ｆｌ）、（Ｂｚ）で選ばれる全ての
場合を示しである。

マージングビット　　　　　　シンクパターンンンクパ
ターン　　　　　　　　　マージングビットマージング
ビットマージングビットマージングビットマージングビットマージングビット ■　００１００００００００００１　（１）引Ｉ）００
０００００１００−マージングビット　　　　　　　　
　　　　マージングビット［０１０）マージンクビット　　　　　　　　　　　マージングビ
ット■−−００１０（０００）　００００００１０００
００００　（※）１０−・マージングビット　　　　　
　　　　　　マーシングビフトマーシングピント　　　
　　　　　　　　マージングビット（１００〕上記１１通りのビットパターンは、現在のデータ、１つ
前のデータ、２つ前のデータおよび１つ前のマージング
ビットによって、弁別することができる。この実施例で
は、上記リードオンリーメモリ（１７）から上記数値（
Ｆｌ）、（Ｂ２）に対して全てのマージングビットを出
力し、また、上記リードオンリーメモリ（１８）から上
述の１１通りの場合における上記数値（Ｆｌ）、（Ｂｚ
）に対して×印を付した組み合わせを除いたマージング
ビットを出力する。

さらに、上記レジスタ（１２）　、　（１３）　、　（
１４）に保持されたデータ信号と後述するレジスタ（４
２）に保持される１つ前のマージングビットとが検出回
路（１９）に供給されており、この検出回路（１９）に
て上述の１１通りの場合が検出される。上記検出回路（
１９）による検出信号によって、通常時には上記リード
オンリーメモリ（１７）が選択され、上述の１１通りの
場合には上記リードオンリーメモリ（１８）が選択され
る。

この実施例において、上記リードオンリーメモリ（１７
）　、　（１８）から出力されるマージングビットは、
セレクタ（２０）に供給されている。また、上記システ
ム制御回路（１５）からＯ〜３の数値がセレクタ（２１
）に順次供給されている。このセレクタ（２１）は、当
初上記システム制御回路（１５）側を選択し、上記シス
テム制御回路（１５）から０〜３の数値を上記セレクタ
（２０）に与える。これによって、上記セレクタ（２０
）は、上記システム制御回路（１５）がらの数値〔０〜
３〕に応じて入力すなわちマージングビットを選択する
。

上記セレクタ（２０）にて選択されたマージングビット
はリードオンリーメモリ（２２）のアドレスに供給され
ており、上記リードオンリーメモリ（２２）にテ上記マ
ージングビットを構成するディジタル信号のディジタル
サムバリエーション（ＤＳＶ）と極性の信号が形成され
る。また、上記レジスタ（１２）のデータ信号はリード
オンリーメモリ（２３）のアドレスに供給されており、
上記リードオンリーメモリ（２３）にて上記データ信号
を構成するディジタル信号のディジタルサムバリエーシ
ョン（ＤＳＶ）と極性の信号が形成される。また、この
データ信号およびマージングビットのＤＳＶと極性を示
す信号は、それぞれＤＳＶレジスタ（２４）、（２５）
　、極性レジスタ（２６）　、　（２７）に供給されて
いる。

上記ＤＳＶレジスク（２４）　、　（２５）からの信号
は、加減算回路（２８）の一方の入力（Δ）に供給され
ている。上記加減算回路（２８）の他方の入力（Ｂ）に
は、累積ＤＳＶレジスタ（２９）からの信号が供給され
ている。さらに、上記極性レジスタ（２６）　、　（２
７）からの信号と累積極性レジスタ（３０）からの信号
とが組み合わせ論理回路（３１）に供給されており、こ
の論理回路（３１）の出力にて上記加減算回路（２８）
の加減算の制御が行われる。

上記加減算回路（２８）の出力信号は、レジスタ（３２
）　、　（３３）に供給されるとともに、絶対値回路（
３４）を介してレジスタ（３５）　、　（３６）に供給
されている。

また、上記レジスタ（３６）の出力信号は、上記加減算
回路（２８）の一方の人力（Ａ）に供給されている。

さらに、上記レジスタ（３２）　、　（３３）　、　（
３５）の出力信号は、上記加減算回路（２８）の他方の
入力（Ｂ）に供給されているとともに、上記累積ＤＳＶ
レジスタ（２９）に供給されている。

また、上記論理回路（３１）からの信号がセレクタ（３
７）に供給されている。さらに、極性レジスタ（３８）
からの信号が上記セレクタ（３７）に供給されており、
このセレクタ（３７）が上記加減算回路（２８）からの
信号によって制御され、このセレクタ（３７）からの信
号が上記極性レジスタ（３８）に供給されている。

そして、上記極性レジスタ（３８）からの信号が上記累
積極性レジスタ（３０）に供給されている。

さらに、上記システム制御回路（１５）から上記セレク
タ（２１）に供給される数値がセレクタ（３９）にも供
給されている。上記セレクタ（３９）は、インジケータ
（４０）からの信号が供給されており、このセレクタ（
３９）が上記加減算回路（２８）からの信号によって制
御され、このセレクタ（３９）からの信号が上記インジ
ケータ（４０）に供給されている。さらに、上記インジ
ケータ（４０）からの信号が上記セレクタ（２１）に供
給されている。

そして、これらの回路が上記システム制御回路（１５）
からの信号によって制御されて、ＣＤのデータフォーマ
ットの規則上問題となる組み合わせを除くとともに、Ｄ
Ｃ成分を抑圧するのに最適な組み合わせ状態のマージン
グビットの選択が行われる。

ここで、１４ビツトのデータ信号と３ビツトのマージン
グビットのｌ＆ｌの信号を直列に出力するには、１４＋
３＝１７の１７クロツク期間を必要とし、上述のデータ
を全て並列で処理する場合には、第５回に示すように、
Ａ−Ｒの１７タイムスロツトを用いて、タイミング０−
１６で処理を行い、次の、タイミングＯで新たな１４ビ
ツトのパターンを入力するようにする。

すなわち、先ず、タイミングＯで上記レジスタ（１２）
に任意の１４ビツトのデータをセットする。

そして、期間（Ａ）に上記各リードオンリーメモリ（１
７）　、　（１８）　、　（２０）　、　（２３）をア
クセスし、さらに、上記セレクタ（２０）で選択された
１番目のマージングビットによって上記リードオンリー
メモリ（２２）をアクセスする。

次に、タイミング１で上記リードオンリーメモリ（２２
）　、　（２３）からのデータ信号および１番目のマー
ジングビットのＤＳＶおよび極性を上記レジスタ（２４
）　、　（２７）にセットする。そして、期間ＣＢ）に
は、上記レジスタ（２５）　、　（２９）の出力を選択
して上記加減算回路（２８）に供給するとともに、上記
論理回路（３１）にて上記レジスタ（３０）の極性をそ
のまま取り出して上記加減算回路（２８）に供給し、極
性が負（”０″）のときには加算（Ａ＋８）を行い、極
性が正じ１”）のときには減算（Ａ−８）を行う。

上記加減算回路（２８）による演算結果をタイミング２
で上記レジスタ（３２）にセットするとともに、この値
の絶対値を上記レジスタ（３５）にセットする。

そして、期間（Ｃ）には、上記レジスタ（３２）　、　
（２４）の出力を選択して上記加減算回路（２８）に供
給するとともに、上記論理回路（３１）にて上記レジス
タ（３０）　、　（２７）の出力の排他的論理和を取り
出して、この極性にて上記加減算回路（２８）の制御を
行う。

上記加減算回路（２８）による演算結果および絶対値を
タイミング３で上記レジスタ（３２）　、　（３５）に
セットし、上記論理回路（３１）による上述の排他的論
理和出力とさらに上記レジスタ（２６）の内容との排他
的論理和を取り出して上記レジスタ（３８）にセットす
るとともに、上記インジケータ（４０）に０をセットす
る。

また、この期間（Ｃ）には、上記セレクタ（２０）にて
２番目のマージングビットを選択し、上記り一ドオンリ
ーメモリ（２２）の出力をタイミング３で上記レジスタ
（２５）　、　（２６）にセットする。そして、期間（
Ｄ）には、上記レジスタ（２５）　、　（２９）の出力
を上記加減算回路（２８）にセットして、上記レジスタ
（３０）の極性に応した演算を上記加減算回路（２８）
にて行う。

上記加減算回路（２８）による演算結果および絶対値を
タイミング４で上記レジスタ（３３）　、　（３６）に
セントする。そして、期間（Ｅ）には、上記レジスタ（
３３）　、　（２４）の出力を上記加減算回路（２８）
にセットして、上記レジスタ（３０）　、　（２６）の
排他的論理和の極性に応じた演算を上記加減算回路（２
８）にて行う。

上記加減算回路（２８）による演算結果および絶対値を
タイミング５で上記レジスタ（３３）　、　（３６）に
セントする。そして、期間（Ｆ）には、上記レジスタ（
３５）　、　（３６）の出力を上記加減算回路（２日）
にセットして（Ｂ−Ａ）の演算を上記加減算回路（２８
）にて行う。

そして、タイミング６では、上記加減算回路（２８）に
よる演算結果が正であるときには上記レジスタ（３２）
の内容の絶対値が上記レジスタ（３３）の内容の絶対値
よりも大きいことになるので、上記レジスタ（３３）の
内容を上記レジスタ（３２）に移し、同時に、上記レジ
スタ（３０）　、　（２６）の内容の排他的論理和出力
とさらに上記レジスタ（２７）の内容との排他的論理和
を取り出して上記レジスタ（３８）にセットするととも
に、上記インジケータ（４０）に１をセットする。

また、この期間（Ｆ）には、上記セレクタ（２０）にて
３番目のマージングビットを選択し、上記り一トオンリ
ーメモリ（２２）の出力をタイミング６で上記レジスタ
（２５）　、　（２６）にセットする。

以下同様に、３番目のマージングビットに対する演算処
理を期間（Ｇ）〜（１）に行い、その演算結果をタイミ
ング９で上記インジケータ（４０）にセットする。

さらに、４番目のマージングビットをタイミング９でセ
ットして、これに対する演算処理を期間（Ｊ）〜（Ｌ）
に行い、その演算結果をタイミング１２で上記インジケ
ータ（４０）にセットする。

そして、期間（Ｍ）には、上記セレクタ（２１）を上記
インジケータ（４０）側に切り換えて、このインジケー
タ（４０）の内容によって上記セレクタ（２０）を切り
換え、タイミング１３で選択された最適のマージングビ
ットを上記レジスタ（４１）に供給する。また、このと
き上記レジスタ（３２）　、　（３８）の内容は、それ
ぞれ上述の最適のマージングビットに対応した累積ＤＳ
Ｖおよび極性になっているので、これらの値を上記レジ
スタ（２９）　、　（３０）にセットする。

さらに、上記レジスタ（４１）の内容を次のタイミング
０で上記レジスタ（４２）に移し、このレジスタ（４２
）の３ビツトのマージングビットと上記れじすた（１３
）の１４ビツトのデータ信号を結合して、１７ビツトの
信号を並直列変換用のシフトレジスタ（４３）に供給す
る。上記シフトレジスタ（４３）の内容は、上記システ
ムクロック信号（Ｓｃ）に従って読み出され、排他的論
理和回路（４４）にてシンクパターンを修復して、フリ
ップフロップ（４５）を介して出力端子（４６）から出
力される。

そして、この実施例では、上記累積ＤＳＶおよび極性を
保持する上記レジスタ（２９）、（３０）を９８フレー
ムすなわちｌサブブロック毎にリセットすることにより
、上記１サブブロック単位に独立したＤＳＶの制御を行
い、このＤＳＶの値に応じたビットパターンのマージン
グビットを上記ｎ（ｎ−１４）ビットのデータの間に挿
入した記録データを形成している。上記記録データは、
１サブブロック単位に独立したＤＳＶの制御が行われて
いるので、上記エサプブロック単位を１セクタとするプ
ロ、クデータとして個別に管理して、記録再生すること
ができる。

このようにして得られる１サブブロツク（１セクタ）の
データブロックは、例えば、第６図に示す如き光ディス
ク（５１）に記録される。

この実施例において、上記光ディスク（５１）は、記録
媒体として例えば磁気光学効果を有する垂直磁化膜を透
明基板上に形成した光磁気ディスクが用いられ、第６図
に示すように、スパイラル状に形成されたプリグループ
（５２）間のランド部を記録トランク（５３）とし、上
記第３図に示した変調回路にて得られる上述のＣＤ−Ｒ
ＯＭのデータフォーマットに従った２にバイト完結のブ
ロックデータが第７図に示すように上記記録トランク（
５３）に光磁気記録されるようになっている。

上記記録トラック（５３）には、上記ＣＤ−ＲＯＭのデ
ータフォーマ７トにおける同期信号（ＳＹＮＣ）部分あ
るいはエラー訂正信号（ＥＣＣ）部分に対応する等間隔
位置に、そのトランク幅をバースト状に変化さたアドレ
ス領域（５４）が設けられており、上記トランク幅の変
化により例えば１９ビツトのアドレス情報が各アドレス
領域（５４）に予め記録されている。上記トランク幅の
変化によるアドレス情報の信号スペクトルは、サーボ帯
域より上の成分となるようにしである。

また、上記光ディスク（５１）は、データの記録される
データ領域（５６）の内周側にリードイン領域（５７）
が設けてあり、上記データ領域（５６）の記録状況を示
すリードイン情報が上記リードイン領域（５７）に記録
されるようになっている。

上述のようにトラック幅の変化により所定ビットのアド
レス情報が各アドレス領域（５４）に予め記録された記
録トラック（５３）を有する光ディスク（５１）をデー
タストレージとして用いるディスク装置では、データの
読み取りを行う光学ピンクアップとして、例えば、第８
図に示すような各ディテクタ（八）、　（Ｂ）　、　（
Ｃ）　、　（Ｄ）にて構成される４分割デイチクイタ（
１１０）を用いることにより、上記各ディテクタ（Ａ）
　、　（Ｂ）　、　（Ｃ）　、　（Ｄ）の各出力（ｓａ
）　、　（ｓｇ）　、　（ｓｃ）　。

（ＳＯ）を加算器（１１１）にて加算した加算出力信号
（Ｓ。

＋Ｓ、＋Ｓ、＋Ｓ、）としてデータ信号（ＲＦ）を検出
することができ、また、上記記録トラック（１０３）の
長手方向（Ｘ−Ｘ”方向）に配列されている上記各デイ
チクイタ（Ａ）　、　（Ｂ）の各出力（ＳＡ）　、　（
ｓｇ）の乗算器（１１２）による乗算出力（ＳＡｌｌ）
と上記各デイチクイタ（Ｃ）　、　（Ｄ）の各出力（ｓ
ｃ）　、　（ＳＤ）の乗算器（１１３）による乗算出力
（ＳＣＯ）とを減算器（１１４）にて減算した減算出力
信号（ＳＡＢ　　５ＣＤ）すなわち上記記録トラック（
１０３）の幅方向（Ｙ−Ｙ’力方向に配列されている上
記各デイチクイタ（Ａ）　、　（Ｂ）および各デイチク
イタ（Ｃ）　、　（Ｄ）の各出力（ＳＡ）　、　（ｓｌ
ｌ）　、　（ｓｃ）　、　（ｓｏ）のプッシュプル出力
としてアドレス情報（ＡＤＨ）を検出することができる
。

上記光学ピックアップにて上記光ディスク（５１）の記
録トラック（５３）から得られる再生データ信号（ＲＦ
）は、図示しないエツジ検出回路等を介して第１図に示
す如き構成の再生処理系に供給される。

この実施例における再生処理系の要部構成を示す第１図
のブロック図において、上記再生データ信号（１２Ｆ）
は、入力端子からシリアル・パラレル（Ｓ／Ｐ）変換部
（１０１）を介してＥＦＭ復調部（１０２）　。

°同期検出部（１０３）および誤り検出部（１０４）に
供給される。

上記ＥＦＭ復調部（１０２）は、上記同期検出部（１０
３）にて検出されるシンク信号（ＳＹＮＣ）に基づいて
、上記ＳＰ変換部（１０１）にてパラレルデータに変換
された１４ピントデータについて元の８ビ・ントデーク
に戻す復調処理を行い、その復調出力データを誤り訂正
（ＥＣＣ）処理部（１０５）に供給する。このＥＦＭ復
調部（１０２）における復調処理では、従来と同様にマ
ージングビットを無視して本来のデータを８ビツトデー
タに復調する。

また、上記誤り検出部（１０４）は、例えば第２図に示
すように、上記ＳＰ変換部（１０１）を介して供給され
る上記再生データ信号（ＲＦ）についてデータ”Ｉ”を
検出する”１”検出部（１０６）と、上記検出部（１０
６）がデータ”１”を検出する毎にリセットされ上記再
生データ信号（ＲＦ）のピットクロック（ＢＣＬＫ）を
計数する”ｏ”カウンタ（１０７）と、上記″０″カウ
ンタ（１０７）による計数出力値（Ａ）が２以上１０以
下であるか否かの判定を行う判定部（１０８）と、さら
に、上記判定部（１０８）の判定結果を受けて上記″０
″カウンタ（１０７）による計数出力値（Ａ）が２以上
１０以下でないときに誤り検出信号を出力する出力部（
１０９）にて構成される。

上記”０”カウンタ（１０７）は、上記検出部（１０６
）がデータ″１”を検出する毎にリセットされ上記再生
データ信号（ＲＦ）のピットクロック（ＢＣＬＫ）を計
数することによって、上記再生データ信号（ＲＦ）のデ
ータ″０”の数を計数する。上記判定部（１０８）は、
上記”０“カウンタ（１０７）による計数出力値（Ａ）
すなわち上記再生データ信号（ＲＦ）のデータ”０“の
数が２以上１０以下でないとき、すなわち上記再生デー
タ信号（ＲＦ）が上述のＣＤのデータフォーマントの変
調規則における最小反転間隔（Ｔ、ｉ、）あるいは最小
反転間隔（Ｔ、、、）を保持していないときに、上記出
力部（１０９）から誤り検出信号を出力させる。

上記誤り検出部（１０４）にて得られる誤り検出信号は
、上記ＥＦＭ復調部（１０２）による復調出力データと
ともに上記ＥＣＣ処理部（１０５）に供給される。ここ
で、上記誤り検出部（１０４）は、上記再生データ信号
（ＲＦ）のマージングビットを含む全ビットについて、
上述の誤り検出処理を行い、誤り検出信号が得られる上
記再生データ信号（ＲＦ）部分近傍を上記ＥＦＭ復調部
（１０２）にて復調して得られた復調出力データに誤り
が有るとする誤り検出信号を形成する。

そして、上記誤り検出部（１０４）にて得られる誤り検
出信号が上記ＥＦＭ復調部（１０２）による復調出力デ
ータとともに供給される上記ＥＣＣ処理部（１０５）で
は、上記誤り検出信号にて指摘される復調出力データ近
傍について誤り状況を解析して適正な誤り訂正処理を行
い、誤り訂正処理済の復調再生データを出力する。

なお、上記誤り検出部（１０４）では、上記再生データ
信号（ＲＦ）のマージングビットを含む全ビットについ
て、データ＃０”の数が２以上ＩＯ以下であるか否かに
よって、上記再生データ信号（ＲＦ）が上述のＣＤのデ
ータフォーマットの変調規則における最小反転間隔（Ｔ
、１ｆｉ）あるいは最小反転間隔（Ｔ、□）を保持して
いるか否かを判定して、誤り検出を行っているが、例え
ば、上記ＥＦＭ復調部（１０２）による復調出力データ
を上述の記録処理系の変調回路にデータ信号（Ｓｄ）と
して供給し、この変調回路の上記レジスタ（４２）から
得られる３ビツトのマージングビットと上記再生データ
信号（ＲＦ）に含まれている３ビツトのマージングビッ
トとを図示しないデータ比較器にて比較して、各マージ
ングビットの不一致を検出することにより、マージング
ビット自体の読み取り誤りを検出するようにしても良い
。この場合にも、上記変調規則に適合しないマージング
ビット近傍の復調出力データを誤りとする誤り検出信号
を上記復調出力データとともに上記ＥＣＣ処理部（１０
５）に供給することにより、上記マージングビットも利
用した誤り訂正処理を上記ＥＣＣ処理部（１０５）にて
上記復調出力データに施して信頼性の高い復調再生デー
タを得ることができる。

なお、この実施例における光ディスク（５１）では、■
サブブロック単位に独立したＤＳＶの制御が行われた記
録データが記録されているので、上記Ｉサブブロック単
位を１セクタのブロックデータとして個別に管理して上
述の如き誤り訂正処理を行うことができ、ｌセクタのブ
ロックデータ毎に記録再生することができる。

〔発明の効果〕

本発明に係るデータ誤り検出方式では、ｍピントのデー
タをこのｍビットより大きいｎビットのデータに変換し
、このｎビットのデータの間に記録データのディジタル
サムバリエーション（ＤＳＶ）の値に応じたビットパタ
ーンのｐビットのマージングビットを挿入するとともに
、これらのｎビットのデータおよびｐビットのマージン
グビットの交互の連なりの中でＯ”のビットの連続する
数が所定のｄ個以上およびこのｄより大きいに個以下　
　　　゛となるように変調して記録した記録媒体から再
生される再生データについて、再生データに所定の変調
規則に従って挿入されているマージングビットのビット
パターンが上記変調規則に適合しているか否かの判定を
行うことにより、上記変調規則に適合しないマージング
ビット近傍の再生データを誤りとする誤り検出情報を得
て、上記再生データとともに出力するので、上記マージ
ングビットを利用した誤り検出情報にて上記再生データ
の誤り訂正処理等を行うことが可能になり、再生データ
の信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明を適用した光デイスク記録再生システム
の再生処理系の要部構成を示すブロック図、第２図は上
記再生処理系を構成する誤り検出部の構成例を示すブロ
ック図、第３図は上記光デイスク記録再生システムの記
録処理系を構成する変調回路の構成を示すブロンク図、
第４図は上記変調回路における各信号の関係を示す模式
図、第５図は同じ（上記変調回路の動作を説明するため
のタイムチャート、第６図は上記光デイスク記録再生シ
ステムに用いられる光ディスクの模式的な平面、第７図
は上記光ディスクの記録トラックに対するデータの記録
状態を示す模式図、第８図は上記光ディスクに対してデ
ータの読み取りを行う光学ピックアップの構成を示す模
式図である。第９図はコンパクトディスク（ＣＤ）のデータフォーマ
ットを示す模式図であり、第１０図はＣＤ−ＲＯＭのデ
ータフォーマットを示す模式図であり、第１１図はＣＤ
の再生系における読み取り誤りによる復調再生出力の誤
り例を説明するための模式％式％５３・・・記録トラック１０２・・・ＥＦＭ復調部１０４・・・誤り検出部特許出順人　ソニー株式会社

Claims

【特許請求の範囲】

ｍビットのデータをこのｍビットより大きいｎビットの
データに変換し、このｎビットのデータの間に記録デー
タのディジタルサムバリエーション（ＤＳＶ：Ｄｉｇｉ
ｔａｌ　Ｓｕｍ　Ｖａｒｉａｔｉｏｎ）の値に応じたビ
ットパターンのｐビットのマージングビットを挿入する
とともに、これらのｎビットのデータおよびｐビットの
マージングビットの交互の連なりの中で“０”のビット
の連続する数が所定のｄ個以上およびこのｄより大きい
ｋ個以下となるように変調して記録媒体に記録した記録
データを上記記録媒体から復調再生する際に、上記マー
ジングビットのビットパターンが上記変調規則に適合し
ているか否かの判定を行い、上記変調規則に適合しない
マージングビット近傍の再生データを誤りとする誤り検
出情報を上記再生データとともに出力することを特徴と
するデータ誤り検出方式。