JPH01321829A - 電源装置 - Google Patents
電源装置Info
- Publication number
- JPH01321829A JPH01321829A JP63151228A JP15122888A JPH01321829A JP H01321829 A JPH01321829 A JP H01321829A JP 63151228 A JP63151228 A JP 63151228A JP 15122888 A JP15122888 A JP 15122888A JP H01321829 A JPH01321829 A JP H01321829A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- power
- fet
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Direct Current Feeding And Distribution (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
負荷に複数の電源を並列に接続してシステムの信頼度を
向上させるようにした電源装置に関し、システムの信頼
度を低下させることなしに電力損失を改善することを目
的とし、 負荷に第１および第２の電源を各々パワーＦＥＴを介し
て並列に接続し、各ＦＥＴのドレイン・ソース間の電圧
差を検出してゲート電圧を制御することによりＦＥＴの
順方向電圧を常に正方向の一定電圧に保つと共に逆バイ
アス時にはＦＥＴをオフするようにし、電源の一方に障
害が発生した場合でも他方の電源から正常な電圧を供給
できるように構成する。
向上させるようにした電源装置に関し、システムの信頼
度を低下させることなしに電力損失を改善することを目
的とし、 負荷に第１および第２の電源を各々パワーＦＥＴを介し
て並列に接続し、各ＦＥＴのドレイン・ソース間の電圧
差を検出してゲート電圧を制御することによりＦＥＴの
順方向電圧を常に正方向の一定電圧に保つと共に逆バイ
アス時にはＦＥＴをオフするようにし、電源の一方に障
害が発生した場合でも他方の電源から正常な電圧を供給
できるように構成する。
本発明は、負荷に複数の電源を並列に接続してシステム
の信頼度を向上させるようにした電源装置に関する。
の信頼度を向上させるようにした電源装置に関する。
複数の電源を負荷に並列に接続し、一方の電源に障害が
発生した場合でも他方の電源から正常な電圧を供給でき
るようにしてシステムの信頼度を向上させるようにした
電源装置が従来から提案されている。
発生した場合でも他方の電源から正常な電圧を供給でき
るようにしてシステムの信頼度を向上させるようにした
電源装置が従来から提案されている。
第４図はこのような従来の電源装置の構成を示すブロッ
ク図で、負荷りに対して第１および第２の電源Ｐ１およ
びＰ２からダイオードＤ１およびＤ２を介して同一の電
圧が供給されている。
ク図で、負荷りに対して第１および第２の電源Ｐ１およ
びＰ２からダイオードＤ１およびＤ２を介して同一の電
圧が供給されている。
いま、何らかの原因により、例えば電源Ｐ２の出力電圧
が上昇すると、電源Ｐ１はダイオードＤＩによって保護
されて電源Ｐ２の影響を受けずに正常な動作を続行する
。この後、電源Ｐ２は内蔵されている過電圧保護回路（
不図示）によって遮断されるが、負荷りには電源Ｐ１か
ら正常な電圧が供給されるため、システムはそのまま正
常な動作を続行でき、信頼度の高いシステムを提供する
ことができる。
が上昇すると、電源Ｐ１はダイオードＤＩによって保護
されて電源Ｐ２の影響を受けずに正常な動作を続行する
。この後、電源Ｐ２は内蔵されている過電圧保護回路（
不図示）によって遮断されるが、負荷りには電源Ｐ１か
ら正常な電圧が供給されるため、システムはそのまま正
常な動作を続行でき、信頼度の高いシステムを提供する
ことができる。
〔発明が解決しようとする課題］
ところで、このような従来例において、例えばダイオー
ドＤＩおよびＤ２に４０Ｖ耐圧のショットキーダイオー
ドを用いた場合、順方向ドロップ電圧は０．４５Ｖ程度
となり、流れる電流をＩＯＡとすれば、 ０．４５ＶＸ １０Ａ＝４．５Ｗ の損失となり、ダイオードＤ１およびＤ２による順方向
電圧降下によって電力が損失するという問題点を有して
いた。
ドＤＩおよびＤ２に４０Ｖ耐圧のショットキーダイオー
ドを用いた場合、順方向ドロップ電圧は０．４５Ｖ程度
となり、流れる電流をＩＯＡとすれば、 ０．４５ＶＸ １０Ａ＝４．５Ｗ の損失となり、ダイオードＤ１およびＤ２による順方向
電圧降下によって電力が損失するという問題点を有して
いた。
このため、第５図に示すように、ダイオードＤ１および
Ｄ２に代えてＦＥＴ（電界効果トランジスタ）Ｑｌおよ
びＣ２を用いることも考えられるが、ＦＥＴは双方向性
であるため、例えば電源Ｐ２の出力電圧が上昇した場合
に、それにつれて電＃Ｐ１の出力電圧も上昇してしまい
、両型源Ｐ１およびＰ２が各々内蔵する過電圧保護回路
によって遮断されて負荷りに電圧が供給されなくなると
いうおそれがあった。これを防止するにはＦＥＴのドレ
イン・ソース間の逆バイアス状態を検出してＦＥＴをオ
フすればよいが、ＦＥＴのドレイン・ソース間の抵抗は
極めて小さいため、電圧差を検出するには高精度のコン
パレータを必要とし、コストアップを招くという問題点
があった。
Ｄ２に代えてＦＥＴ（電界効果トランジスタ）Ｑｌおよ
びＣ２を用いることも考えられるが、ＦＥＴは双方向性
であるため、例えば電源Ｐ２の出力電圧が上昇した場合
に、それにつれて電＃Ｐ１の出力電圧も上昇してしまい
、両型源Ｐ１およびＰ２が各々内蔵する過電圧保護回路
によって遮断されて負荷りに電圧が供給されなくなると
いうおそれがあった。これを防止するにはＦＥＴのドレ
イン・ソース間の逆バイアス状態を検出してＦＥＴをオ
フすればよいが、ＦＥＴのドレイン・ソース間の抵抗は
極めて小さいため、電圧差を検出するには高精度のコン
パレータを必要とし、コストアップを招くという問題点
があった。
本発明は、システムの信頼度を低下させることなしに電
力損失を改善するようにした電源装置を提供することを
目的とする。
力損失を改善するようにした電源装置を提供することを
目的とする。
第１図の原理図に示すように、負荷りに第１および第２
の電源Ｐ１およびＰ２を各々パワーＦＥＴＱＩおよびＣ
２を介して並列に接続し、さらにＦＥＴＱｌおよびＣ２
のドレイン・ソース間の電圧差を検出する検出制御回路
Ｃ１およびＣ２を設け、この検出制御回路Ｃ１およびＣ
２によってＦＥＴＱｌおよびＣ２の各ゲート電圧を制御
し、ＦＥＴの順方向電圧降下が常に正方向の一定電圧と
なるように、かつ逆バイアス時にはＦＥＴをオフするよ
うに構成する。
の電源Ｐ１およびＰ２を各々パワーＦＥＴＱＩおよびＣ
２を介して並列に接続し、さらにＦＥＴＱｌおよびＣ２
のドレイン・ソース間の電圧差を検出する検出制御回路
Ｃ１およびＣ２を設け、この検出制御回路Ｃ１およびＣ
２によってＦＥＴＱｌおよびＣ２の各ゲート電圧を制御
し、ＦＥＴの順方向電圧降下が常に正方向の一定電圧と
なるように、かつ逆バイアス時にはＦＥＴをオフするよ
うに構成する。
一方の電源、例えば電源Ｐ２の出力電圧が上昇すると、
他方の電源２１例の検出制御回路Ｃ１がこの電圧上昇を
検出してＦＥＴＱＩをオフにするように動作する。この
ため、他方の電源Ｐ１は一方の電源Ｐ２の出力電圧の上
昇による影響を受けずに正常動作を続行でき、電源Ｐ２
が内蔵する過電圧保護回路によって遮断されても負荷り
に正常な電圧を供給する。
他方の電源２１例の検出制御回路Ｃ１がこの電圧上昇を
検出してＦＥＴＱＩをオフにするように動作する。この
ため、他方の電源Ｐ１は一方の電源Ｐ２の出力電圧の上
昇による影響を受けずに正常動作を続行でき、電源Ｐ２
が内蔵する過電圧保護回路によって遮断されても負荷り
に正常な電圧を供給する。
第２図は本発明による電源装置の一実施例を示すブロッ
ク図で、第１図と対応する部分には同一符号を付して説
明する。
ク図で、第１図と対応する部分には同一符号を付して説
明する。
この電源装置は、負荷りに対して２つの電源Ｐ１および
Ｐ２が並列に接続されており、負荷りと各電源Ｐ１およ
びＰ２との間にはパワーＦＥＴＱ１およびＣ２がそれぞ
れ直列に接続されている。
Ｐ２が並列に接続されており、負荷りと各電源Ｐ１およ
びＰ２との間にはパワーＦＥＴＱ１およびＣ２がそれぞ
れ直列に接続されている。
また、ＦＥＴＱｌおよびＣ２にはそれぞれドレイン・ソ
ース間の電圧差を検出してゲート電圧を制御する検出制
御回路Ｃ１およびＣ２が設けられている。
ース間の電圧差を検出してゲート電圧を制御する検出制
御回路Ｃ１およびＣ２が設けられている。
検出制御回路Ｃ１およびＣ２は共に同一の構成を有して
いるので、代表的に検出制御回路ＣＩの構成について説
明すると、この制御回路Ｃ１は−対のトランジスタＴ１
およびＴ２からなる差動増幅器からなり、両トランジス
タＴ１およびＴ２のエミッタ電極は互いに接続されて抵
抗Ｒ１を介して接地されている。また、トランジスタＴ
１のベース電極は抵抗Ｒ２を介してＦＥＴＱＩのソース
電極Ｓに接続されており、コレクタ電極は抵抗Ｒ３を介
して補助電源Ｅ１に接続されている。さらに、トランジ
スタＴ２のベース電極は基準電源Ｅ２を介してＦＥＴＱ
Ｉのドレイン電極りに接続され、コレクタ電極はダイオ
ードＤおよび抵抗Ｒ４を介して補助電源Ｅ１に接続され
ている。また、ダイオードＤおよび抵抗Ｒ４の接続中点
はＦＥＴＱｌのゲート電極Ｇに接続されている。
いるので、代表的に検出制御回路ＣＩの構成について説
明すると、この制御回路Ｃ１は−対のトランジスタＴ１
およびＴ２からなる差動増幅器からなり、両トランジス
タＴ１およびＴ２のエミッタ電極は互いに接続されて抵
抗Ｒ１を介して接地されている。また、トランジスタＴ
１のベース電極は抵抗Ｒ２を介してＦＥＴＱＩのソース
電極Ｓに接続されており、コレクタ電極は抵抗Ｒ３を介
して補助電源Ｅ１に接続されている。さらに、トランジ
スタＴ２のベース電極は基準電源Ｅ２を介してＦＥＴＱ
Ｉのドレイン電極りに接続され、コレクタ電極はダイオ
ードＤおよび抵抗Ｒ４を介して補助電源Ｅ１に接続され
ている。また、ダイオードＤおよび抵抗Ｒ４の接続中点
はＦＥＴＱｌのゲート電極Ｇに接続されている。
なお、基準電源Ｅ２は補助電源Ｅ１を分圧することによ
って得るように構成してもよい。
って得るように構成してもよい。
このような構成において、いま、電源Ｐ２の出力電圧が
何らかの原因で上昇すると、検出制御回路ＣＩのトラン
ジスタＴ２のベース電圧もそれにつれて上昇し、トラン
ジスタＴ２がオン、トランジスタＴ１がオフする方向に
それぞれ作用する。
何らかの原因で上昇すると、検出制御回路ＣＩのトラン
ジスタＴ２のベース電圧もそれにつれて上昇し、トラン
ジスタＴ２がオン、トランジスタＴ１がオフする方向に
それぞれ作用する。
このため、抵抗Ｒ４の電圧降下が増大し、ＦＥＴＱｌの
ゲート電圧が低下してＦＥＴＱＩはオフとなり、電源Ｐ
１は電源Ｐ２の出力電圧の上昇による影響を受けずに正
常動作を続行できる。このあと電源Ｐ２は内蔵の過電圧
保護回路によって遮断され、負荷りには電源Ｐ１から正
常な電圧が供給される。
ゲート電圧が低下してＦＥＴＱＩはオフとなり、電源Ｐ
１は電源Ｐ２の出力電圧の上昇による影響を受けずに正
常動作を続行できる。このあと電源Ｐ２は内蔵の過電圧
保護回路によって遮断され、負荷りには電源Ｐ１から正
常な電圧が供給される。
また、電源Ｐ１の出力電圧が上昇すると、検出制御回路
Ｃ１のトランジスタＴＩのベース電圧が上昇し、トラン
ジスタＴ１がオン、トランジスタＴ２がオフの方向に作
用する。このため、ＦＥＴＱｌのゲート電圧が上昇して
ＦＥＴＱＩがオンする方向に作用するので、ドレイン・
ソース間電圧が基準電圧Ｅ２に安定化されるように作用
する。
Ｃ１のトランジスタＴＩのベース電圧が上昇し、トラン
ジスタＴ１がオン、トランジスタＴ２がオフの方向に作
用する。このため、ＦＥＴＱｌのゲート電圧が上昇して
ＦＥＴＱＩがオンする方向に作用するので、ドレイン・
ソース間電圧が基準電圧Ｅ２に安定化されるように作用
する。
“ なお、以上の説明では検出制御回路Ｃ１の動作につ
いて説明したが、検出制御回路Ｃ２についても同様であ
る。
いて説明したが、検出制御回路Ｃ２についても同様であ
る。
第３図は、本発明の他の実施例を示すブロック図で、検
出制御回路Ｃ１およびＣ２をオペアンプＯＰＩおよびＯ
Ｆ２によって構成した点を除いては、第１図の実施例と
同様の構成を有している。
出制御回路Ｃ１およびＣ２をオペアンプＯＰＩおよびＯ
Ｆ２によって構成した点を除いては、第１図の実施例と
同様の構成を有している。
オペアンプの入力は差動増幅器構成となっているので、
本実施例においても第１図の実施例と同様の動作をする
。
本実施例においても第１図の実施例と同様の動作をする
。
本発明によれば、負荷に第１および第２の電源を各々パ
ワーＦＥＴを介して並列に接続し、このＦＥＴのドレイ
ン・ソース間の電圧差を検出してＦＥＴが逆バイアスの
時にはそのＦＥＴをオフするようにゲート電圧を制御す
るように構成したので、一方の電源が障害により遮断さ
れた場合でも他方の電源から正常な電圧を供給すること
ができ、また、従来のダイオードに代えて電圧降下の小
さいＦＥＴを用いるようにしたので、システムの信頼度
を低下させることなく電力損失の改善された電源装置を
提供することが可能となった。
ワーＦＥＴを介して並列に接続し、このＦＥＴのドレイ
ン・ソース間の電圧差を検出してＦＥＴが逆バイアスの
時にはそのＦＥＴをオフするようにゲート電圧を制御す
るように構成したので、一方の電源が障害により遮断さ
れた場合でも他方の電源から正常な電圧を供給すること
ができ、また、従来のダイオードに代えて電圧降下の小
さいＦＥＴを用いるようにしたので、システムの信頼度
を低下させることなく電力損失の改善された電源装置を
提供することが可能となった。
第１図は本発明による電源装置の原理を示すブロック図
、 第２図は本発明による電源装置の一実施例を示すブロッ
ク図、 第３図は本発明による電源装置の他の実施例を示すブロ
ック図、 第４図および第５図は従来の電源装置の構成を示すブロ
ック図である。 し・・・負荷、Ｃ１，Ｃ２・・・検出制御回路、ＰＩ。 Ｐ２・・・電源、Ｑｌ、Ｑ２・・・パワーＦＥＴ、Ｔｌ
。 Ｔ２・・・トランジスタ。 特許出願人 富士通株式会社
、 第２図は本発明による電源装置の一実施例を示すブロッ
ク図、 第３図は本発明による電源装置の他の実施例を示すブロ
ック図、 第４図および第５図は従来の電源装置の構成を示すブロ
ック図である。 し・・・負荷、Ｃ１，Ｃ２・・・検出制御回路、ＰＩ。 Ｐ２・・・電源、Ｑｌ、Ｑ２・・・パワーＦＥＴ、Ｔｌ
。 Ｔ２・・・トランジスタ。 特許出願人 富士通株式会社
Claims (1)
- 負荷に第１および第２の電源を各々パワーＦＥＴを介し
て並列に接続し、前記各ＦＥＴのドレイン・ソース間の
電圧差を検出してゲート電圧を制御することにより前記
ＦＥＴの順方向電圧を常に正方向の一定電圧に保つと共
に逆バイアス時には前記ＦＥＴをオフするようにし、前
記電源の一方に障害が発生した場合でも他方の電源から
正常な電圧を供給できるようにしたことを特徴とする電
源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151228A JPH01321829A (ja) | 1988-06-21 | 1988-06-21 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151228A JPH01321829A (ja) | 1988-06-21 | 1988-06-21 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01321829A true JPH01321829A (ja) | 1989-12-27 |
Family
ID=15514045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151228A Pending JPH01321829A (ja) | 1988-06-21 | 1988-06-21 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321829A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230242U (ja) * | 1988-08-15 | 1990-02-26 | ||
| JP2010200581A (ja) * | 2009-02-27 | 2010-09-09 | Nec Tokin Corp | 電池装置 |
| JP2021534641A (ja) * | 2018-08-09 | 2021-12-09 | テキサス インスツルメンツ インコーポレイテッド | チャネル切替え電力マルチプレクサ回路、及びその動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911740A (ja) * | 1982-07-13 | 1984-01-21 | 日本電信電話株式会社 | 整流回路 |
-
1988
- 1988-06-21 JP JP63151228A patent/JPH01321829A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911740A (ja) * | 1982-07-13 | 1984-01-21 | 日本電信電話株式会社 | 整流回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230242U (ja) * | 1988-08-15 | 1990-02-26 | ||
| JP2010200581A (ja) * | 2009-02-27 | 2010-09-09 | Nec Tokin Corp | 電池装置 |
| JP2013215095A (ja) * | 2009-02-27 | 2013-10-17 | Nec Energy Devices Ltd | 電池装置 |
| JP2021534641A (ja) * | 2018-08-09 | 2021-12-09 | テキサス インスツルメンツ インコーポレイテッド | チャネル切替え電力マルチプレクサ回路、及びその動作方法 |
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