JPH10322185A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】異常検出精度が高くノイズ干渉に強く熱破壊要
因を除去しかつインダクタンス成分を含む負荷に対して
も負荷状態検出を可能とする。 【解決手段】負荷電流ＩＬを制御する出力用のＦＥＴ１
と、負荷電流ＩＬの変化分Ｉ２を抽出するＦＥＴ２とカ
レントミラー回路５と、抽出した電流Ｉ２対応の電流Ｉ
４を検出電圧Ｖ１に変換する抵抗Ｒ１と、検出電圧Ｖ１
と，基準電圧Ｖ０とを比較し比較信号Ｓ１を出力する比
較器７とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に制御系と大電流の出力段素子とを集積化し
たパワーＩＣ用の半導体集積回路装置に関する。

【０００２】

【従来の技術】従来、この種のパワー半導体を用いた半
導体集積回路においては、過電流や短絡などによりパワ
ー半導体が破壊するのを防止するための保護機能を有し
ている。

【０００３】この種の保護機能用のモニタ信号生成回路
を含む特開平１−１９３９０９号公報記載の従来の第１
の半導体集積回路装置を回路図で示す図３を参照する
と、この従来の第１の半導体集積回路装置は、ドレイン
が負荷Ｚ２に接続した電圧制御型パワー半導体素子であ
るＦＥＴ１と、ドレイン及びゲートがそれぞれＦＥＴ１
のソース及びゲートに並列接続した電流容量の小さい半
導体素子であるＦＥＴ２と、ＮＰＮ形のトランジスタ３
３，３４から成るカレントミラー回路１０１と、ＰＮＰ
形のトランジスタ３５，３６から成るカレントミラー回
路１０２と、トランジスタ３６に基準電流Ｉ０を供給す
る電流源３７と、カレントミラー回路１０２に電源を供
給する電源８と、ＦＥＴ１，２の電源９とを備える。

【０００４】次に、図３を参照して、従来の第１の半導
体集積回路装置の動作について説明すると、ＦＥＴ２の
ドレイン電流をカレントミラー回路１０１で受け、基準
電流Ｉ０対応のカレントミラー回路１０２の出力と比較
し、差電流対応の電圧信号Ｓ１を出力端子ＴＯに出力す
る。

【０００５】この回路は、パワーＦＥＴ１と、電流容量
の小さいＦＥＴ２とが並列になるように接続しているた
め、負荷Ｚ２に流れる電流ＩＬはＦＥＴ１とＦＥＴ２の
面積比率となるような電流Ｉ１，Ｉ２に分割され、これ
ら電流Ｉ１，Ｉ２の各々がＦＥＴ１とＦＥＴ２とにそれ
ぞれ分かれて流れることとなる。電流Ｉ２がＦＥＴ２へ
流れると、この電流Ｉ２はカレントミラー回路１０１の
トランジスタ３３へ流れ込むことにより、トランジスタ
３４には、トランジスタ３３，３４の面積比率で決まる
電流Ｉ３が流れる。また、カレントミラー回路１０２の
トランジスタ３６に流れる電流は定電流源３７によって
一定の値となっており、トランジスタ３５，３６の面積
比率で決まる電流Ｉ４がトランジスタ３５に流れる。し
たがって、トランジスタ３４には負荷Ｒ２に流れる電流
Ｉ１の状態に比例して変化する電流Ｉ３が流れるのに対
し、トランジスタ３５には、ある一定値の電流Ｉ４しか
流す能力がない。したがって、電流Ｉ４に比べて電流Ｉ
３が小さい場合は、トランジスタ３４はトランジスタ３
５の設定電流Ｉ４を流し続けることが出来なくなるため
に電流の余剰が発生し、この余剰電流をなくすためにト
ランジスタ３５は非飽和領域から飽和領域へと動作点が
移るため、出力端子ＴＯの電圧レベルＳ１は上昇をす
る。逆に電流Ｉ４に比べて電流Ｉ３が大きい場合は、ト
ランジスタ３４は設定電流Ｉ４以上は流すことが出来な
いために電流の不足が発生し、この不足分がなくなるよ
うにトランジスタ３４は非飽和領域から飽和領域へと動
作点が移るため、出力端子ＴＯの電圧レベルＳ１は下降
する。

【０００６】以上説明したように、出力端子ＴＯの電圧
レベルＳ１はトランジスタ３４，３５に流れる電流値Ｉ
３，Ｉ４の大小関係によって変化をする。これにより基
準電流値Ｉ０とカレントミラー回路１０１，１０２各々
の各トランジスタ３３，３４及び３４，３６の面積比率
を設定することにより、ＦＥＴ１に流れる電流Ｉ１が設
定電流値以上になった場合の出力端子ＴＯの電圧レベル
Ｓ１の変化を利用してＦＥＴ１の過負荷状態検出を実現
する。

【０００７】次に、特開平６−２４４６９３号公報記載
の従来の第２の半導体集積回路装置を図３と共通の構成
要素には共通の文字／数字を用いて同様に回路図で示す
図４を参照すると、この従来の第２の半導体集積回路装
置は、従来の第１の技術と共通のただしソース及びゲー
ト同志を並列接続したＦＥＴ１，２と、ＦＥＴ１のドレ
インと電源９との間の負荷Ｚ２と、電源９とに加えて、
ＦＥＴ２のドレインと電源９との間に接続しＦＥＴ２の
ドレイン電流対応の基準電圧Ｖ０を生成する基準用の抵
抗Ｒ２０１と、負荷Ｚ２に生じた負荷電圧Ｖ１と基準電
圧Ｖ２とを比較し比較信号ＶＳを出力する比較器２０１
と、ＦＥＴ１，２のゲートのバイアス電圧を制御するバ
イアス制御回路２０２とを備える。

【０００８】次に、図４を参照して、従来の第２の半導
体集積回路装置の動作について説明すると、ＦＥＴ１と
ＦＥＴ２は、各々の面積比率の逆数Ｋ１，Ｋ２（Ｋ１＜
Ｋ２）にそれぞれ対応したオン抵抗となっている。ま
た、ＦＥＴ１の負荷Ｚ２の抵抗値ｒ２に対し、ＦＥＴ２
の負荷抵抗Ｒ２０１の抵抗値ｒ１を｛（Ｋ２−１）×Ｒ
２｝と設定することにより、通常負荷時は常にＦＥＴ２
のソースドレイン間電圧すなわち基準電圧Ｖ０の方がＦ
ＥＴ１のソースドレイン間電圧すなわち負荷電圧Ｖ１よ
りも高い状態となる。これら電圧Ｖ１，Ｖ０を比較器２
０１の正及び反転入力に供給し比較信号Ｓ１はＬレベル
を出力する。バイアス制御回路２０２は比較信号Ｓ１の
Ｌレベルに応答してトランジスタ２１が遮断し、ＦＥＴ
１，２のバイアス電圧Ｂを通常レベルに保持する。この
通常負荷状態に対して何らかの原因で負荷Ｚ２の抵抗値
が低下した場合、基準電圧Ｖ０よりも負荷電圧Ｖ１の方
が高い状態となる。比較器２０１は負荷電圧Ｖ１の上昇
に応答して比較信号Ｓ１を反転しＨレベルとする。この
比較信号Ｓ１のＨレベルに応答してバイアス制御回路２
０２のトランジスタ２２が導通し、バイアス電圧Ｂを降
下させる。このように、電圧Ｖ１，Ｖ０を比較器２０１
で比較することにより、通常負荷状態と異常負荷状態の
検出を実現している。

【０００９】次に、特開平３−１９５２１２号公報記載
の従来の第３の半導体集積回路装置を図３と共通の構成
要素には共通の文字／数字を用いてブロックで示す図５
を参照すると、この従来の第３の半導体集積回路装置
は、従来の第１の技術と共通のＦＥＴ１と、ＦＥＴ１の
ゲートソース間に接続しゲートソース間電圧対応の検出
電圧ＶＧを出力する電圧検出器３０１と、比較信号Ｓ２
の制御により入力信号Ｄを増幅してＦＥＴ１のゲートの
ドライブ信号Ｇを供給するゲートドライブ回路３０２
と、基準電圧Ｖ０と電圧ＶＧとを比較し比較信号Ｓ２を
出力する比較器３０３と、基準電圧Ｖ０を発生する基準
電圧発生器３０４とを備える。

【００１０】次に、図５を参照して、従来の第３の半導
体集積回路装置の動作について説明すると、この回路
は、ゲートドライブ回路３０２の出力Ｇのレベルを可変
させることにより、ゲートソース間電圧とドレイン電流
との飽和領域特性を利用することにより所望の電流制限
を行うものである。まず、比較器３０３はゲート検出電
圧ＶＧと基準電圧Ｖ０とを比較し、ゲートソース間電圧
が基準電圧Ｖ０より大きくならないようにドライブ信号
Ｇを制御する。このようにしてゲートドレイン間電圧を
設定することにより、ＦＥＴ１のドレイン電流は静特性
により決まる電流値以上を流すことができなくなり、Ｆ
ＥＴ１のドレイン電流の制限を可能とする。

【００１１】

【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路装置は、２段のカレントミラー回路の各
々で生ずる電流誤差が、基準電流値及び過電流検出用の
小電流容量の半導体素子に流れる電流値にそれぞれ影響
を及ぼし、誤差の原因となるという欠点があった。

【００１２】また、上記カレントミラー回路を構成する
通常のバイポーラトランジスタでは、活性領域における
エミッタコレクタ間のインピーダンスは数ＭΩオーダで
あり、したがって出力端子におけるインピーダンスが数
ＭΩとなり、スイッチング時に発生するスイッチングノ
イズ等が容量結合により出力信号ラインに影響を及ぼし
て誤動作を発生するという欠点があった。

【００１３】また、従来の第２の半導体集積回路装置
は、負荷がインダクタンス成分を含む場合、ターンオフ
時に発生する逆起電力によりコンパレータの入力端子に
は電源電圧以上の電圧が加わるため、ラッチアップ等が
発生して素子破壊に至るという欠点があった。

【００１４】さらに、従来の第３の半導体集積回路装置
は、電圧駆動型半導体素子の飽和特性を利用している
が、飽和領域で動作させるためにパワー半導体における
電力消費が著しく増加し、過電流による破壊を防止でき
たとしても、熱破壊に至るという欠点があった。

【００１５】本発明の目的は、上記従来技術の持つ問題
点を解決し、過負荷等の異常検出精度が高くノイズ干渉
に強く熱破壊要因を除去しかつインダクタンス成分を含
む負荷であってもパワー半導体素子の状態検出を可能と
する半導体回路装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体集積回路
装置は、負荷に接続されこの負荷の負荷電流を制御する
出力用の半導体素子と、前記負荷電流の変化分を抽出す
る負荷電流変化抽出手段と、抽出した前記負荷電流の変
化分を電流変化電圧信号に変換する電流電圧変換手段
と、前記電流変化電圧信号と予め定めた基準電圧とを比
較し比較信号を出力する電圧比較手段とを備えて構成さ
れている。

【００１７】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図９と共通の構成要素には共通の文字／数字を用いて
回路図で示す図１を参照すると、この図に示す本実施の
形態の半導体集積回路装置は、ドレイン同志及びゲート
同志を並列接続した従来の第１の技術と共通のパワー用
の素子であるＦＥＴ１，検出用の小電流素子であるＦＥ
Ｔ２と、電圧Ｖ３を供給する電源８と、負荷電流ＩＬを
供給する電源９と、負荷用の抵抗Ｒ２とに加えて、Ｎチ
ャネルＭＯＳ形トランジスタであるＦＥＴ３，４とから
成るカレントミラー回路５と、電源８とＦＥＴ４のドレ
インとの間に接続し検出電圧Ｖ１を生成する抵抗Ｒ１
と、基準電圧Ｖ０を供給する基準電圧源６と、正入力に
基準電圧Ｖ０を反転入力に検出電圧Ｖ１をそれぞれ入力
しこれら電圧Ｖ０，Ｖ１の比較を行い比較信号Ｓ１を出
力する比較器７とを備える。

【００１８】次に、図１を参照して本実施の形態の動作
について説明すると、まず、ＦＥＴ１，ＦＥＴ２の各々
の電流Ｉ１，Ｉ２は、従来の第１の技術で上述したよう
に、負荷Ｚ２を流れる負荷電流ＩＬをＦＥＴ１，ＦＥＴ
２の各々の素子面積Ａ１，Ａ２の比と成るように配分さ
れ、それぞれ次式で表される。

【００１９】 Ｉ１＝ＩＬ×Ａ１／（Ａ１＋Ａ２）・・・・・・・・・・・・・・・（１） Ｉ２＝ＩＬ×Ａ２／（Ａ１＋Ａ２）・・・・・・・・・・・・・・・（２） 電流Ｉ２は、カレントミラー回路５のＦＥＴ３に流れ、
ＦＥＴ４にはＦＥＴ３，４の各々の素子面積Ａ３，Ａ４
の比で決定される次式の電流Ｉ４が流れる。

【００２０】 Ｉ４＝Ｉ２×Ａ４／（Ａ３＋Ａ４）・・・・・・・・・・・・・・・（３） この電流Ｉ４はＦＥＴ４と電源８の間の抵抗Ｒ１に流
れ、この抵抗の抵抗値をＲ１とすると、抵抗Ｒ１とＦＥ
Ｔ４と接続点である節点Ｎ１に、次式で表す検出電圧Ｖ
１が発生する。

【００２１】 Ｖ１＝Ｖ３−Ｒ１×Ｉ４・・・・・・・・・・・・・・・・・・・・・（４） ＝Ｖ３−〔Ｒ×ＩＬ×Ａ２×Ａ４／｛（Ａ１＋Ａ２）×Ａ３｝〕・・（５） すなわち、検出電圧Ｖ１は負荷電流ＩＬの状態に応じて
変化する。

【００２２】比較器７は、検出電圧Ｖ１と基準電圧Ｖ０
とを比較し、出力端子ＴＯにこれら電圧Ｖ０，Ｖ１の大
小関係に対応する比較信号Ｓ１を出力する。

【００２３】ここで、負荷電流ＩＬの上限値が負荷Ｚ２
に流れたとき、検出電圧Ｖ１と基準電圧Ｖ０とが等しく
なるように各素子の形状及び回路定数を設定する。これ
により、設定上限値よりも負荷電流ＩＬが小さいすなわ
ち通常状態と、設定上限値を越えて負荷電流ＩＬが流れ
る場合すなわち過負荷状態とで検出電圧Ｖ１と基準電圧
Ｖ２との大小関係が反転することにより、比較信号Ｓ１
の出力レベルが大きく変化することにより、ＦＥＴ１の
状態検出を行う。

【００２４】すなわち、通常状態では検出電圧Ｖ１は基
準電圧Ｖ０よりも小さいので比較信号Ｓ１はＬレベルと
なる。過負荷状態では、逆に、検出電圧Ｖ１が基準電圧
Ｖ０よりも大きくなるので比較信号Ｓ１はＨレベルに反
転する。

【００２５】具体的な数値例としてＦＥＴ１，２の面積
比Ａ１：Ａ２を９９９：１カレントミラー回路５のＦＥ
Ｔ３，４の面積比Ａ３：Ａ４を１０：１，抵抗Ｒ１の抵
抗値を２．５ｋΩ，基準電圧Ｖ０を２．５Ｖ，電源８の
電圧Ｖ３を５Ｖとする。また、負荷Ｚ２としては直流等
価抵抗の十分に低いインダクタンスを接続しているもの
とする。

【００２６】この状態でＦＥＴ１，２に駆動信号ＩＤが
供給され、ＦＥＴ１，２は遮断状態から導通状態になっ
たとき、負荷Ｚ２からは時間経過と共に増加する負荷電
流ＩＬが流れ始め、負荷電流ＩＬが９Ａまで到達した状
態を想定する。この時、ＦＥＴ１，２には面積比率に応
じた電流Ｉ１，Ｉ２が流れ、（１），（２）式より電流
Ｉ１は８９９１ｍＡ、電流Ｉ２は９ｍＡとなる。電流Ｉ
２はそのままカレントミラー回路５に流れるため、
（３），（４）式よりＦＥＴ３の電流Ｉ３は９ｍＡ、Ｆ
ＥＴ４の電流Ｉ４は０．９ｍＡとなる。この電流Ｉ４は
抵抗Ｒ１によって検出電圧Ｖ１に変換され、この電圧Ｖ
１は（４）式より２．７５Ｖになり比較器７の反転入力
に供給される。これに対し、比較器７の正入力電圧は基
準電圧Ｖ０の２．５Ｖであるので、比較器はＬレベルを
出力する。

【００２７】次に、上記の回路状態より時間的に経過し
て、負荷電流ＩＬが１０Ａをわずかに越える電流１０Ａ
＋αの状態を想定する。この時、電流Ｉ１は９９９０ｍ
Ａ＋α１、電流Ｉ２は１０ｍＡ＋α２、電流Ｉ３は１０
ｍＡ＋α２、電流Ｉ４は１ｍＡ＋α３となる。この電流
Ｉ４が抵抗Ｒ１によって検出電圧Ｖ１に変換され、この
電圧Ｖ１すなわち比較器７の反転入力電圧は２．５Ｖ−
α４になる。これに対し、比較器７の正入力電圧は基準
電圧２．５Ｖのままであり、反転入力の電圧よりも正入
力の電圧の方がわずかに高くなるため、比較信号Ｓ１は
反転してＨレベルとなる。この比較信号Ｓ１のレベルを
監視することにより、ＦＥＴ１が過電流状態となってい
ないか等の状態を検出可能である。

【００２８】また、従来の第１の技術ではカレントミラ
ー回路２段で構成しているのに対し、本実施の形態では
カレントミラー回路が１段であるので、カレントミラー
回路で生ずる電流誤差の影響が低減できる。また、本実
施の形態の回路中で、数ＭΩオーダという高インピーダ
ンスとなっている場所はなく、スイッチングノイズ等に
よる誤動作に対するマージンを拡大することができる。

【００２９】さらに、従来の第２の技術のように負荷が
抵抗に限定されることはなく、インダクタンス負荷も扱
うことが可能である。

【００３０】また、本実施の形態において、カレントミ
ラー回路を構成するトランジスタとしてＮチャネルＭＯ
Ｓ形のＦＥＴを用いる代わりに、ＮＰＮバイポーラ形ト
ランジスタを用いてもよい。

【００３１】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて同様に回
路図で示す図２を参照すると、この図に示す本実施の形
態の第１の実施の形態との相違点は、比較信号Ｓ１のＨ
レベルへの反転に応答してＦＥＴ１，２の駆動信号ＩＤ
を遮断する遮断回路１０をさらに付加したことである。

【００３２】遮断回路１０は、比較信号Ｓ１をラッチし
ラッチ信号Ｌを出力するＲＳフリップフロップ等のラッ
チ回路Ｆ１と、駆動回路１１から供給されるドライブ信
号Ｄとラッチ信号Ｌとの論理積を取り駆動信号ＩＤを生
成する２入力のＡＮＤ回路Ａ１とを備える。

【００３３】動作について説明すると、起動時にラッチ
回路Ｆ１はリセット信号Ｒにより初期状態すなわち信号
ＱバーをＨレベルにセットする。ラッチ回路Ｆ１は入力
Ｓに供給を受けた比較信号Ｓ１に応答してこの信号Ｓ１
をラッチし、反転出力信号ＱバーをＡＮＤ回路Ａ１の一
方の入力に供給する。ＡＮＤ回路Ａ１はこの信号Ｑバー
と他方の入力に供給を受けたドライブ信号Ｄとの論理積
を取り駆動信号ＩＤを出力する。通常動作状態では、上
述のように、比較信号Ｓ１はＬレベルであるので、信号
ＱバーはＨレベルとなりＡＮＤ回路Ａ１はドライブ信号
Ｄを通過させ駆動信号ＩＤとして出力する。したがっ
て、ＦＥＴ１，２はドライブ信号ＩＤのレベルにしたが
って動作する。

【００３４】次に、過負荷状態では、比較信号Ｓ１はＨ
レベルとなり、信号ＱバーはＬレベルとなるのでＡＮＤ
回路Ａ１はドライブ信号Ｄ、したがって駆動信号ＩＤを
遮断する。この結果、ＦＥＴ１，２は遮断状態となり、
保護動作が実現される。

【００３５】ＦＥＴ１，２が遮断したことにより、負荷
Ｚ２及びＦＥＴ３，４に電流を供給することは出来なく
なる。しかしこれらＦＥＴ１，２の遮断とほぼ同時に、
比較信号Ｓ１はＨレベルから再びＬレベルへと変化する
ことにより、ラッチ回路Ｆ１の入力ＳはＨレベルからＬ
レベルへと変化する。しかし、信号Ｑバーは、リセット
信号Ｒが入力されるまでＬレベルを保持し続けることと
なり、ドライブ信号Ｄとは無関係にＦＥＴ１，２は遮断
状態を保持し続け、ＦＥＴ１，２を保護する。

【００３６】本実施の形態の回路は、従来の第３の技術
のように、パワーＦＥＴの飽和特性を利用するのではな
く、パワーＦＥＴ自体を遮断させるという動作のため、
消費電力の急激な増加による発熱によって素子が破壊す
るということはない。

【００３７】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、負荷電流変化抽出手段と、電流電圧変換
手段と、電圧比較手段とを備えているので、カレントミ
ラー回路を１段に削減したためより高精度で半導体素子
の状態検出が可能であるというという効果がある。

【００３８】また、回路中に高インピーダンスとなる部
分がないためスイッチングノイズ等の外乱ノイズによる
誤動作マージンが大きくできるという効果がある。

【００３９】また、負荷の電位変化を直接検出せず、電
流変化として抽出してから電圧に変換して検出するた
め、負荷インピーダンス状態の影響を回避できるので、
負荷として抵抗だけではなくインダクタンスも接続可能
という効果がある。

【００４０】さらに、電圧制御型半導体素子を飽和領域
で制御するのではなく、完全に遮断することにより半導
体素子内での損失増加による熱破壊を防止できるという
効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施の形
態を示す回路図である。

【図２】本発明の半導体集積回路装置の第２の実施の形
態を示す回路図である。

【図３】従来の第１の半導体集積回路装置の一例を示す
回路図である。

【図４】従来の第２の半導体集積回路装置の一例を示す
回路図である。

【図５】従来の第３の半導体集積回路装置の一例を示す
ブロック図である。

【符号の説明】

１〜４ ＦＥＴ ２１，３３〜３６ トランジスタ ５，１０１，１０２ カレントミラー回路 ６ 基準電圧源 ７，２０１，３０３ 比較器 ８，９ 電源 １０ 遮断回路 １１ 駆動回路 Ａ１ ＡＮＤ回路 Ｆ１ ラッチ回路 Ｒ１ 抵抗 Ｚ２ 負荷

Claims (3)

【特許請求の範囲】
1. 【請求項１】 負荷に接続されこの負荷の負荷電流を制
   御する出力用の半導体素子と、 前記負荷電流の変化分を抽出する負荷電流変化抽出手段
   と、 抽出した前記負荷電流の変化分を電流変化電圧信号に変
   換する電流電圧変換手段と、 前記電流変化電圧信号と予め定めた基準電圧とを比較し
   比較信号を出力する電圧比較手段とを備えることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 前記負荷電流変化抽出手段が、ドレイン
   とゲートの各々を前記半導体素子である第１のＦＥＴの
   ドレインとゲートの各々に並列接続しゲート面積が予め
   定めた比率で前記第１のＦＥＴより小さい第２のＦＥＴ
   と、 入力端が前記第２のＦＥＴのソースに接続したカレント
   ミラー回路とを備え、前記電流電圧変換手段が、一端が
   前記カレントミラー回路の出力端に他端が電源に接続し
   た抵抗を備えることを特徴とする請求項１記載の半導体
   集積回路装置。
3. 【請求項３】 前記比較信号の供給に応答して前記半導
   体素子の駆動信号を遮断する駆動信号遮断手段をさらに
   備えることを特徴とする請求項１記載の半導体集積回路
   装置。