JPH0314925Y2 - - Google Patents
Info
- Publication number
- JPH0314925Y2 JPH0314925Y2 JP1984130364U JP13036484U JPH0314925Y2 JP H0314925 Y2 JPH0314925 Y2 JP H0314925Y2 JP 1984130364 U JP1984130364 U JP 1984130364U JP 13036484 U JP13036484 U JP 13036484U JP H0314925 Y2 JPH0314925 Y2 JP H0314925Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- voltage
- load
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Thyristor Switches And Gates (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はトランジスタ回路を保護しつつ負荷の
短絡を検出する回路に関する。
短絡を検出する回路に関する。
第２図は負荷（例えばソレノイド負荷）の駆動
回路（ドライバ）の最終段階としてエミツタ接地
型トランジスタ回路を使用した従来の回路の１例
を示す。図においてTrはNPNトランジスタであ
つてエミツタは接地されコレクタには負荷Ｌを介
して直流電源電圧＋Ｅボルトが印加され、ベース
には端子Ｔ１から入力した駆動信号が増幅器Ａ１
と入力抵抗器ｒ１を経て供給されている。抵抗器
ｒ２はベースエミツタ間電圧（VBE）を得るた
めのバイアス抵抗である。コレクタ電圧を監視す
るためコレクタは抵抗器ｒ３を介して検出出力端
子Ｔ２と接続してあり、この端子Ｔ２は不図示の
検出回路に接続されている。このような回路は正
常に動作しているときには増幅率も高く安定度も
よい。しかしこの回路の泣き所として、通常駆動
電圧は十分余裕を持つた大きな電圧であるので、
もしも負荷Ｌが短絡した場合にはトランジスタ
Trのエミツタとコレクタ間には電源電圧Ｅが直
接印加され、その結果トランジスタTrは破壊し
てオープンになり、トランジスタTrのオープン
不良として検出されるが負荷の短絡状態を検出す
ることはできない。
回路（ドライバ）の最終段階としてエミツタ接地
型トランジスタ回路を使用した従来の回路の１例
を示す。図においてTrはNPNトランジスタであ
つてエミツタは接地されコレクタには負荷Ｌを介
して直流電源電圧＋Ｅボルトが印加され、ベース
には端子Ｔ１から入力した駆動信号が増幅器Ａ１
と入力抵抗器ｒ１を経て供給されている。抵抗器
ｒ２はベースエミツタ間電圧（VBE）を得るた
めのバイアス抵抗である。コレクタ電圧を監視す
るためコレクタは抵抗器ｒ３を介して検出出力端
子Ｔ２と接続してあり、この端子Ｔ２は不図示の
検出回路に接続されている。このような回路は正
常に動作しているときには増幅率も高く安定度も
よい。しかしこの回路の泣き所として、通常駆動
電圧は十分余裕を持つた大きな電圧であるので、
もしも負荷Ｌが短絡した場合にはトランジスタ
Trのエミツタとコレクタ間には電源電圧Ｅが直
接印加され、その結果トランジスタTrは破壊し
てオープンになり、トランジスタTrのオープン
不良として検出されるが負荷の短絡状態を検出す
ることはできない。
本考案は上記のように負荷Ｌが短絡を起こした
場合でもトランジスタTrの破壊を防止しつつ負
荷Ｌの短絡を検出することが可能な負荷短絡検出
及び保護回路を提供することを目的とする。
場合でもトランジスタTrの破壊を防止しつつ負
荷Ｌの短絡を検出することが可能な負荷短絡検出
及び保護回路を提供することを目的とする。
本考案による負荷短絡検出及び保護回路は、第
１のNPNトランジスタのコレクタに負荷を介し
て直流電源電圧を印加し、ベースには駆動信号を
入力し、エミツタは抵抗器を介して接地し、さら
にベースおよびエミツタをエミツタ接地型の第２
のNPNトランジスタのコレクタおよびベースと
それぞれ接続し、駆動信号電圧および第１の
NPNトランジスタ電圧をこれ等２入力の論理的
一致を求める比較回路に供給しこの比較回路の出
力により負荷の短絡を検出するように構成する。
１のNPNトランジスタのコレクタに負荷を介し
て直流電源電圧を印加し、ベースには駆動信号を
入力し、エミツタは抵抗器を介して接地し、さら
にベースおよびエミツタをエミツタ接地型の第２
のNPNトランジスタのコレクタおよびベースと
それぞれ接続し、駆動信号電圧および第１の
NPNトランジスタ電圧をこれ等２入力の論理的
一致を求める比較回路に供給しこの比較回路の出
力により負荷の短絡を検出するように構成する。
上記の構成による負荷短絡検出及び保護回路は
負荷が短絡したとき第１のトランジスタに過大電
流が流れようとするが、エミツタに接続された抵
抗器の電圧降下が増大しこの電圧をバイアスとす
る第２のトランジスタはオンとなる。その結果第
１のトランジスタのベース電流は減少し、コレク
タへの過大電流の流入が抑制され第１のトランジ
スタの破壊は防止される。このとき第１のトラン
ジスタのコレクタ電圧は電源電圧値で安定するか
ら入力駆動電圧との論理的比較によつて負荷の短
絡を検出することができる。
負荷が短絡したとき第１のトランジスタに過大電
流が流れようとするが、エミツタに接続された抵
抗器の電圧降下が増大しこの電圧をバイアスとす
る第２のトランジスタはオンとなる。その結果第
１のトランジスタのベース電流は減少し、コレク
タへの過大電流の流入が抑制され第１のトランジ
スタの破壊は防止される。このとき第１のトラン
ジスタのコレクタ電圧は電源電圧値で安定するか
ら入力駆動電圧との論理的比較によつて負荷の短
絡を検出することができる。
以下本考案の実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は本考案による負荷短絡検出及び保護回
路の一実施例の回路図である。
路の一実施例の回路図である。
NPNトランジスタTr１は第２図のトランジス
タTrに相当し、コレクタは負荷Ｌを介して正の
直流電源＋Ｅと接続する。
タTrに相当し、コレクタは負荷Ｌを介して正の
直流電源＋Ｅと接続する。
このトランジスタTr１のエミツタは抵抗器RE
を介して接地すると共に、NPNトランジスタTr
２のベースと接続する。トランジスタTr２のコ
レクタはトランジスタTr１のベースを接続しエ
ミツタは接地する。
を介して接地すると共に、NPNトランジスタTr
２のベースと接続する。トランジスタTr２のコ
レクタはトランジスタTr１のベースを接続しエ
ミツタは接地する。
駆動信号の入力回路のＡ２，Ｒ２，Ｒ３は第２
図の回路における増幅器Ａ１、抵抗器ｒ１および
ｒ２にそれぞれ該当する。
図の回路における増幅器Ａ１、抵抗器ｒ１および
ｒ２にそれぞれ該当する。
またトランジスタTr１のコレクタは抵抗器Ｒ
１とインバータＡ３を介して排他的論理和回路
（以下EXOR回路という）の一方の入力と接続
し、このEXOR回路の他方の入力は増幅器Ａ２
の出力と接続する。
１とインバータＡ３を介して排他的論理和回路
（以下EXOR回路という）の一方の入力と接続
し、このEXOR回路の他方の入力は増幅器Ａ２
の出力と接続する。
以下第１図の回路の動作について説明する。
(1) 正常時（負荷Ｌが短絡していないとき）
入力信号を２値信号とし、論理“１”のときは
高い電圧レベル（以下“Ｈ”と記載する）、論理
“０”のときは低い電圧レベル（以下“Ｌ”と記
載する）をとるものとする。
高い電圧レベル（以下“Ｈ”と記載する）、論理
“０”のときは低い電圧レベル（以下“Ｌ”と記
載する）をとるものとする。
トランジスタTr１がオンとなり、負荷Ｌに電
流が流れるとエミツタ電流が抵抗器REを通して
流れ、抵抗器REの両端間に電圧が生ずるがこれ
はトランジスタTr２をオンにするに十分なバイ
アス電圧を供給しない。Tr２をオンにするため
のバイアス電圧は例えばシリコントランジスタに
おいては0.6から0.7ボルトの間である。
流が流れるとエミツタ電流が抵抗器REを通して
流れ、抵抗器REの両端間に電圧が生ずるがこれ
はトランジスタTr２をオンにするに十分なバイ
アス電圧を供給しない。Tr２をオンにするため
のバイアス電圧は例えばシリコントランジスタに
おいては0.6から0.7ボルトの間である。
上記の場合においては入力電圧のレベルとトラ
ンジスタTr１のコレクタの電圧のレベルとは丁
度反対の関係にある。従つて増幅器Ａ２の出力電
圧レベルと、トランジスタTr１のコレクタ電圧
をインバータＡ３で反転した電圧とは常に同一論
理レベルにあるのでこれらを入力とするEXOR
回路の出力は常に“Ｌ”であり正常状態を示す。
ンジスタTr１のコレクタの電圧のレベルとは丁
度反対の関係にある。従つて増幅器Ａ２の出力電
圧レベルと、トランジスタTr１のコレクタ電圧
をインバータＡ３で反転した電圧とは常に同一論
理レベルにあるのでこれらを入力とするEXOR
回路の出力は常に“Ｌ”であり正常状態を示す。
(2) 異常時（負荷Ｌが短絡した場合）
負荷Ｌが短絡を起すとトランジスタTr１のコ
レクタは電源電圧＋Ｅと等しくなり過大電流が流
れようとする。この場合エミツタ電流も増加し、
抵抗REの両端に生ずる電圧はトランジスタTr２
をオンにするに十分となる（例えば0.7ボルト以
上）。トランジスタTr２がオンとなるとトランジ
スタTr１のベース電圧は降下しベース電流が下
がりその結果トランジスタTr１を流れる過大電
流は抑制され、この電流は抵抗REの両端電圧が
Tr２をオンにするバイアス電圧（例えば0.7ボル
ト）を与えるところで平衡状態を維持するのでト
ランジスタTr１は破壊されない。そしてトラン
ジスタTr１のコレクタ電圧は電源電圧＋Ｅボル
トに一定に維持され、この電圧はインバータＡ３
を介してEXOR回路の一方の入力に“Ｌ”の入
力を供給する。その結果、駆動入力があるときは
EXOR回路の出力は駆動信号のレベルに応じて
“Ｈ”または“Ｌ”となり異常状態を示す。
レクタは電源電圧＋Ｅと等しくなり過大電流が流
れようとする。この場合エミツタ電流も増加し、
抵抗REの両端に生ずる電圧はトランジスタTr２
をオンにするに十分となる（例えば0.7ボルト以
上）。トランジスタTr２がオンとなるとトランジ
スタTr１のベース電圧は降下しベース電流が下
がりその結果トランジスタTr１を流れる過大電
流は抑制され、この電流は抵抗REの両端電圧が
Tr２をオンにするバイアス電圧（例えば0.7ボル
ト）を与えるところで平衡状態を維持するのでト
ランジスタTr１は破壊されない。そしてトラン
ジスタTr１のコレクタ電圧は電源電圧＋Ｅボル
トに一定に維持され、この電圧はインバータＡ３
を介してEXOR回路の一方の入力に“Ｌ”の入
力を供給する。その結果、駆動入力があるときは
EXOR回路の出力は駆動信号のレベルに応じて
“Ｈ”または“Ｌ”となり異常状態を示す。
駆動回路の負荷が短絡してもトランジスタが破
壊することを防止しながら負荷短絡の発生を検出
する、簡単な構成で経済的な検出、保護兼用の回
路を提供する。
壊することを防止しながら負荷短絡の発生を検出
する、簡単な構成で経済的な検出、保護兼用の回
路を提供する。
第１図は本考案の一実施例の回路図、第２図は
従来例の説明図である。 Tr１……第１のNPNトランジスタ、Tr２……
第２のNPNトランジスタ、Ｌ……負荷、Ｅ……
直流電源電圧、Ｔ１……駆動信号の入力端子、Ｔ
２……検出信号の出力端子、Ａ３，EXOR……
比較回路。
従来例の説明図である。 Tr１……第１のNPNトランジスタ、Tr２……
第２のNPNトランジスタ、Ｌ……負荷、Ｅ……
直流電源電圧、Ｔ１……駆動信号の入力端子、Ｔ
２……検出信号の出力端子、Ａ３，EXOR……
比較回路。
Claims (1)
- 第１のNPNトランジスタのコレクタに負荷を
介して直流電源電圧を印加し、ベースには駆動信
号を入力し、エミツタは抵抗器を介して接地し、
さらに前記第１のNPNトランジスタのベースお
よびエミツタをエミツタ接地した第２のNPNト
ランジスタのコレクタおよびベースとそれぞれ接
続し、前記駆動信号の電圧および前記第１の
NPNトランジスタのコレクタ電圧をこれらの２
入力の論理的一致を求める比較回路に供給しこの
比較回路の出力を検出信号とすることを特徴とす
る負荷短絡検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13036484U JPS6146840U (ja) | 1984-08-28 | 1984-08-28 | 負荷短絡検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13036484U JPS6146840U (ja) | 1984-08-28 | 1984-08-28 | 負荷短絡検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146840U JPS6146840U (ja) | 1986-03-28 |
| JPH0314925Y2 true JPH0314925Y2 (ja) | 1991-04-02 |
Family
ID=30688976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13036484U Granted JPS6146840U (ja) | 1984-08-28 | 1984-08-28 | 負荷短絡検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146840U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023162880A (ja) | 2022-04-27 | 2023-11-09 | 三菱マテリアル株式会社 | シリコン部材、および、シリコン部材の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139820A (ja) * | 1983-01-28 | 1984-08-10 | 株式会社島津製作所 | 過電流保護回路 |
-
1984
- 1984-08-28 JP JP13036484U patent/JPS6146840U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146840U (ja) | 1986-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2542618Y2 (ja) | 車載用負荷状態検知駆動装置 | |
| JP2925470B2 (ja) | 直列制御形レギュレータ | |
| JPS63269376A (ja) | 集積回路化記録担体制御回路 | |
| JPH0314925Y2 (ja) | ||
| JPH0624347U (ja) | 過電流監視回路 | |
| JP3203521B2 (ja) | 負荷の断線検知回路 | |
| JPH0720614Y2 (ja) | 電流検出回路 | |
| JP3659741B2 (ja) | 出力トランジスタの保護回路 | |
| JP2564637Y2 (ja) | 負荷駆動回路の保護回路 | |
| JPH0142054Y2 (ja) | ||
| JP2687462B2 (ja) | 電源電圧検出回路 | |
| JP2571745Y2 (ja) | 負荷駆動回路の保護回路 | |
| JP2604497B2 (ja) | 複数出力電源回路 | |
| JP3094653B2 (ja) | 過電流防止回路 | |
| JPS6352482B2 (ja) | ||
| JPH0527355B2 (ja) | ||
| JPS5941618Y2 (ja) | トランジスタ増幅器の保護回路 | |
| JP2604403Y2 (ja) | 電流制限トランジスタ回路 | |
| JP3063345B2 (ja) | 飽和防止回路 | |
| JP2605803Y2 (ja) | 過負荷検知回路 | |
| JPH0644173Y2 (ja) | 電力増幅回路 | |
| JP3270304B2 (ja) | ホールバイアス回路 | |
| JPH0316644B2 (ja) | ||
| JPS6145754Y2 (ja) | ||
| JPH083148Y2 (ja) | モータ制御装置 |