JPH0132532B2

JPH0132532B2 -

Info

Publication number: JPH0132532B2
Application number: JP58163504A
Authority: JP
Inventors: Masaru Uya
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-09-05
Filing date: 1983-09-05
Publication date: 1989-07-05
Also published as: US4645944A; JPS6055458A

Description

【発明の詳細な説明】産業上の利用分野本発明はCMOS（相補型絶縁ゲート）トランジ
スタで構成され、複数の入力信号（二値信号）の
うち、どれか１つを選択して記憶保持する機能を
有したトランジスタ回路に関し、CMOS集積回
路、特にマイクロプロセツサ等のデータ・レジス
タに応用して最適のものである。

従来例の構成とその問題点本発明の典型的な応用例は、マイクロプロセツ
サのALU（算術論理演算ユニツト）の入力レジス
タの例である。この入力レジスタは複数本の内部
バスのうち、選択された１本のバスの信号を入力
して記憶保持し、ALUに供給すべく出力する。
第１図に従来の入力レジスタ（Ａの部分）を示
す。第２図に、第１図の各部の出力波形を示す。
第１図のDB０〜DB３は４ビツトのデータバス
であり、それぞれの信号をｂ〜ｅとする。

Ａは、本発明に関連した従来例であつて、１３
はCMOSの複号ゲートであり、どれか一本のみ
が低論理レベル（以後、Ｌレベルと呼ぶ）となる
選択信号SEL０〜３（ｆ〜ｉ）と、それらに
対応したDB０〜DB３とを入力して選ばれたデ
ータバス信号の反転信号ｋを出力に得るものであ
る。即ち、複号ゲート１３はデータ・セレクタの
働きをするものである。Ｂは公知のデータ・ラツ
チであり、ENBの信号ｊが高論理レベル（以後
Ｈレベルと呼ぶ）のとき、入力信号ｋを反転して
DATAに信号ｌとして出力し、逆に、Ｌレベル
のときには、ＨレベルからＬレベルに遷移した時
点の入力信号ｋを反転して記憶保持（ラツチ）し
て出力する機能をもつものである。１６〜１９は
ｐチヤンネル・トランジスタ、２０〜２３はｎチ
ヤンネル・トランジスタである。１〜４はそれぞ
れデータバスDB０〜DB３をプリチヤージする
ためのｐチヤンネル・トランジスタであり、ゲー
トに供給されたプリチヤージ信号（ａ）が
Ｌレベルになつた時に電源電圧V_DDにプリチヤー
ジされる。５〜８は、それぞれデータバスDB０
〜DB３の負荷容量である。９〜１２はそれぞれ
データバスDB０〜DB３に出力が接続されてい
るレジスタであつて、９に代表して図示する如く
ｎチヤンネル・トランジスタ９０のドレインが接
続されている。入力レジスタＡの出力DATAは
ALU（図示せず）の入力に印加されている。

さて、第１図の従来例の動作について説明す
る。

第２図に図示する如く、T₁〜T₄の４相のクロ
ツク信号に同期して回路（ALUとデータバスと
レジスタを含むマイクロプロセツサ）が働いてい
る。先ず、データバスDB０〜DB３に有効なデ
ータがのせられるのはＴ１とＴ３のタイミングで
あり、第２図ａに示すように、データバスのプリ
チヤージはＴ２とＴ４で行なわれる。（Ｔ２とＴ
４でがＬレベルとなつている。）さらに、
ALUが演算動作をするのはＴ４のタイミングで
ある。即ち、入力レジスタＡはＴ３のタイミング
のデータバスの信号ｂ〜ｅのうち１つを選択して
取り込み、出来るだけ早くALUに供給してやる
必要がある。

第２図のｆ〜ｊに示すように選択信号０〜
SEL３とENB信号はＴ３の始めで供給されてく
る。データバスDB０〜DB３の信号ｂ〜ｅはそ
れぞれ負荷容量５〜８の存在のために第２図ｂ〜
ｅに示す如く、Ｈレベル（電源電圧V_DD）からＬ
レベル（GND）に遷移するのに時間がかかる。

即ち、立ち下がりが遅い。このため、Ｔ３の始
めで、レジスタ１０と１２の出力トランジスタが
オンして、データバスDB０〜DB３にそれぞれ
“１”“０”“１”“０”のデータがのるが、Ｌレベ
ルになつた１で選択されたDB１の信号“０”
がCMOSの複号ゲートの閾電圧であるV_DD／２
（V_DDは電源電圧、本例では５Ｖである）に達す
るまでに時間がかかる（第２図の時刻t₁）。従つ
て、入力レジスタＡの出力DATAに、DB１の信
号“０”が伝搬してくるのにt_Aの時間がかかる。
即ち、ALU（図示せず）に、データバスの信号が
到来するのが大幅に遅れることになる。しかも、
入力レジスタＡのトランジスタ数は、複号ゲート
１３で16個、データ・ラツチＢで12個の合計28個
となり、これがたつた１ビツト分のデータを記憶
保持することを考えると極めて多い。例えば、16
ビツトALUの入力レジスタの場合、32ビツト分
のデータを記憶保持する必要があるから８９６ト
ランジスタを要し、集積回路上で膨大な面積を占
めてしまうこととなる。

発明の目的本発明は、上記の如き、集積回路を構成する上
で問題となる、信号伝搬遅延時間や占有面積（ト
ランジスタ数）を大幅に改善したデータ・レジス
タ機能をもつトランジスタ回路を提供するもので
あり、マイクロ・プロセツサのような高速デイジ
タルCMOS集積回路のデータバスの信号を選択
記憶保持するデータ・レジスタとして応用するの
に最適な回路を提供するものである。

発明の構成本発明は、一方導電型のトランジスタを２個直
列接続し、その一方のトランジスタのソースを第
１の定電位点に接続した直列要素を、選択すべき
入力信号に対応してその数だけ設け、この直列要
素の他端を共通接続して接続点A′とし、ソース
を第２の定電位点に接続した他方導電型の第３の
トランジスタのドレインを上記接続点A′に接続
し、接続点A′を入力とする第１のインバータの
出力を入力とする第２のインバータの出力を接続
点A′に接続して、上記直列要素の接続点A′側の
トランジスタのゲートに入力信号を、第１の定電
位点側のトランジスタのゲートに選択信号を供給
し、第３のトランジスタのゲートにプリセツト信
号を供給して、第１のインバータの出力に選択記
憶保持したデータを得るように構成することによ
つて、Ｈ／Ｌレベル→Ｌ／Ｈレベルの遷移の遅い
入力信号が入力しても、選択記憶保持した出力を
極めて速く得ることができ、さらに、回路が簡単
でトランジスタ数が少いため、集積化したとき面
積を大幅に縮少できるものである。

実施例の説明第３図のｃに本発明の実施例を示す。第３図の
実施例は、既に説明した第１図の従来例と機能的
に全く同じものであつて、４ビツトのデータバス
DB０〜DB３のうち、選択された１本のバスの
信号を記憶保持して出力DATAに出力するもの
である。このDATAはALU（図示せず）の入力
に接続されている。即ち、第１図と同様、第３図
のｃは、「ALUの入力レジスタ」の１ビツト分と
して機能している。

第３図の構成物１〜１２，９０、信号線DB０
〜DB３、０〜３、、信号ａ〜ｉ
は、第１図の同番号、同記号のものと全く同じも
のである。

第３図の３１〜３９はｐチヤンネル・トランジ
スタであり、４０〜４１はｎチヤンネル・トラン
ジスタである。３０はCMOSトランジスタで構
成したインバータであり、トランジスタ３９と４
１とでフリツプ・フロツプを構成している。ｐチ
ヤンネル・トランジスタ３９のオン抵抗が、ｎチ
ヤンネル・トランジスタ４０のオン抵抗に対して
十分大きくなるように設定してある。もつと正確
に言えば、インバータ３０の回路閾値電圧をV_THC
（この実施例では1.5〜2.5Vに設定する）としたと
き、トランジスタ３９と４０を同時にオン状態に
したとき、インバータ３０の入力電圧（信号ｎの
電圧）がV_THCより低くなるように設定してある。
さらに、直列接続されているｐチヤンネル・トラ
ンジスタのペア、３１と３２、３３と３４、３５
と３６、３７と３８のうちのいずれか１つのペア
の合成オン抵抗が、ｎチヤンネル・トランジスタ
４１のオン抵抗に対し、十分小さくなるように設
定してある。

言い換えると、上記ｐチヤンネル・トランジス
タのペアのうちのいずれか１つのペア（例えば、
３１と３２）とｎチヤンネル・トランジスタ４１
を同時にオン状態にしたとき、インバータ３０の
入力電圧がV_THCより高くなるように設定してあ
る。本実施例では、ｐチヤンネル・トランジスタ
３１〜３８は全て同じ特性（能力）のものを使用
する。また、トランジスタ３９と４１は比較的小
さいトランスコンダクタンスのトランジスタを使
用している。

さて、PRESは、入力レジスタＣをプリセツト
するためのプリセツト信号であり、インバータ３
０の入力を強制的に接地するｎチヤンネル・トラ
ンジスタ４０のゲートに印加されている。

次に、第３図の実施例の動作について説明す
る。

第４図ａ〜ｐに、第３図ａ〜ｐの各部信号波形
を示す。同図ａ〜ｉには、第２図のａ〜ｉと全く
同じ波形が示してある。

第４図ｍに示すように、プリセツト信号PRES
は、T2のタイミングで供給され、ｎチヤンネ
ル・トランジスタ４０がオンして、インバータ３
０の入力ｎがＬレベルとなり、同図ｐに示すよう
に、出力DATAは、T2のタイミングで“１”に
プリセツトされる。

さて、第４図のT3の始めで、データ・バスDB
１の信号を選択入力すべく、SEL₁のみがＬレベ
ルに遷移することによつて、ｐチヤンネル・トラ
ンジスタ３１〜３８のうち、３３だけがオンす
る。

次に、データ・バスDB１ｃとDB３ｅが、
“０”信号をのせられ、Ｈレベル（電源電圧V_DD）
からＬレベル（GND）に向つてゆつくり下降す
る。このとき、DB３の入力されているｐチヤン
ネル・トランジスタ３８はオン状態になろうとす
るが、直列に接続されている３７がオフのため、
インバータ３０の入力ｎに何の影響も与えない。
さて、DB１の入力されているｐチヤンネル・ト
ランジスタ３４のソースは、３３がオンしている
ため、ほぼ電源電圧V_DDにある。DB１の信号ｃ
がV_DDから、ｐチヤンネル・トランジスタの閾値
電圧V_TPだけ下まわつた電圧（V_DD−V_TP）まで降
下した時刻t₂で、トランジスタ３４がオンして、
インバータ３０の入力ｎがGNDからV_DDまで急速
に引き上げられ、インバータ３０が反転して、出
力DATA（ｐ）が“０”となつて安定する。Ｔ３
の始めから、出力DATAに“０”が出力される
迄の時間をt_Bとする。この時間t_Bはデータ・バス
の信号がゆつくり遷移するにもかかわらず、極め
て小さい。即ち、急速に、データ・バスの信号を
選択、記憶保持し、次段に出力することができ
る。

次に、第４図の第２サイクル目のＴ３では、
SEL２のみがＬレベルになつて、DB２を選択す
るが、このとき、DB２の信号ｄは“１”（V_DD）
であつて、ｐチヤンネル・トランジスタ３５，３
６はそれぞれオン、オフ状態であつて、インバー
タ３０の入力ｎには何の影響を与えない。従つ
て、Ｔ２のタイミングでDATA（ｐ）は既に
“１”にプリセツトされているので、Ｔ３（後の
Ｔ３）に至つた時点で、既にその“１”は有効で
ある。つまり、データ“１”の選択入力のt_Bに相
当する時間はゼロである。

さて、第３図の実施例では、入力信号であるデ
ータ・バスの信号がV_DD側にプリチヤージされて
いるが、GND側にプリチヤージされるデータ・
バスでも同様に実現可能である。この場合には、
全てのｐチヤンネル・トランジスタをｎチヤンネ
ル型に変換し、ｎチヤンネル・トランジスタをｐ
チヤンネル型に変換し、V_DDとGNDを交換すれば
よい。

発明の効果本発明の効果を以下に列挙し、第１図の従来例
と比較して説明する。

(1) データの取り込み速度が極めて速い。

従来例の第２図の“０”信号取り込み時間t_A
は、データ・バス信号ｃが、V_DDからV_DD／２
に迄降下する時間と、複号ゲート１３とデー
タ・ラツチＢの伝搬遅延時間とを加算したもの
である。一方、本発明の第４図の“０”信号取
り込み時間t_Bは、データ・バス信号ｃがV_DDか
らV_DD−V_TPに迄降下する時間と、直列接続の
２ケのｐチヤンネル・トランジスタがフリツ
プ・フロツプ（インバータ３０とトランジスタ
３９，４１）をリセツトする時間とを加算した
ものである。

両例の場合も、前者が支配的であると考え
て、具体的に比較してみる。電源電圧V_DDを5V
とし、ｐチヤンネルトランジスタ閾値電圧V_TP
を0.8Vとし、データ・バス信号ｃがV_DDから
GND迄、100nsで降下するとすれば、t_A
50ns、t_B16nsとなり、t_Bはt_Aの1/3以下に短縮
されることになる。

次に、“１”信号の取り込みは、第２図ｌの
第２サイクル目のＴ３になつて初めて、
DATAが“１”に変化するのに対し、本発明
の場合、第４図に見られる如く、Ｔ２のタイミ
ングでプリセツトされるため、Ｔ３に至つたと
き、既に“１”が取り込まれた状態となつてい
る。従つて、本発明によると、“０”信号の取
り込み速度のみを速くするよう設計すればよく
極めて有利である。

(2) 入力容量が小さい。

データ・バスDB０〜DB３、並びに選択信
号０〜３の入力容量は、複号ゲート１
３がCMOS構成であるため、本発明（第３図）
の場合は、従来例（第１図）の場合の約1/2〜
１／３で済む。

これは、データ・バス等の負荷容量を半減さ
せ、信号伝搬速度を倍増するという大きな効果
を生むものである。

(3) トランジスタ数が少ない。

第３図ｃを構成するトランジスタ数は13個、
一般に、選択すべき入力数をＮとすると、2N
＋５個で構成できる。一方、第１図Ａは、28個
で構成され、一般に4N＋12個必要となる。

従つて、第３図ｃの本発明によれば、必要と
するトランジスタ数は1/2以下で済むことにな
り、極めて小さい面積で実現できて集積回路に
最適である。

(4) 拡張性がある。

第３図の実施例では、４つの信号を選択入力
している例を示したが、もちろんこれに限定さ
れることなく、何入力でも簡単に拡張実現でき
ることが容易にわかる。これに反して、第１図
の従来例の複号ゲート１３はこの程度（４入力
セレクタ）が１個のCMOSゲートの限界であ
つて、例えば、８入力、16入力セレクタなどは
到底実現できないのである。

以上列挙した如く、本発明のもたらす効果は非
常に大きく、CMOS集積回路に適用したとき極
めて大きな価値をもたらすものである。

【図面の簡単な説明】

第１図はALUの入力レジスタの従来例を示す
具体的回路図、第２図は第１図の各部の信号波形
図、第３図は本発明をALUの入力レジスタに応
用した実施例を示す具体的回路図、第４図は第３
図の実施例の各部信号波形図である。 DB０〜DB３……データ・バス、０〜
３……選択信号、PRES……プリセツト信号、Ｃ
……入力レジスタ、３１〜３９……ｐチヤンネ
ル・トランジスタ、４０，４１……ｎチヤンネ
ル・トランジスタ。

Claims

【特許請求の範囲】１ソースが第１の定電位点に接続された一方導
電型の第１のトランジスタと一方導電型の第２の
トランジスタとが直列接続されて成る複数個の直
列要素と、ソースが第２の定電位点に接続された
他方導電型の第３のトランジスタと、上記第３の
トランジスタのドレインに入力が接続された第１
のインバータと、上記第１のインバータの出力に
入力が接続され、出力が上記第１のインバータの
入力に接続された第２のインバータとを具備し、
上記複数個の直列要素の各他端を上記第１のイン
バータの入力に共通に接続し、複数の入力信号を
上記複数個の直列要素の第２のトランジスタのゲ
ートにそれぞれ入力し、上記複数の入力信号に対
応した複数の選択信号を上記複数個の直列要素の
第１のトランジスタのゲートにそれぞれ入力し、
上記第３のトランジスタのゲートにプリセツト信
号を入力して上記第１のインバータの出力に、上
記複数の入力信号のうり、上記選択信号によつて
選択された１つの入力信号を記憶保持した信号を
得ることを特徴とするCMOSトランジスタ回路。２一方導電型がｐ型であり、他方導電型がｎ型
であることを特徴とする特許請求の範囲第１項記
載のCMOSトランジスタ回路。３一方導電型がｎ型であり、他方導電型がｐ型
であることを特徴とする特許請求の範囲第１項記
載のCMOSトランジスタ回路。