JPS6352254A

JPS6352254A - メモリ装置

Info

Publication number: JPS6352254A
Application number: JP61195899A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-08-21
Filing date: 1986-08-21
Publication date: 1988-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、記憶したデータを高速かつ確実に読み出す
ことができるメモリ装置に関する。

「従来の技術」画像表示に使用されるメモリは、多色表示、高解像度表
示の要求に応じて高速かつ大容量化する傾向にある。そ
して、画像表示用の画像データか記憶されろフレームバ
ッファの容量は、表示エリアの大きさと解像度に比例す
るとともに、表示画面の数（画面を予め複数用意してお
く場合など）や表示色の数に対応して増加する。

例えば、１６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、第６図に示すようにフレーム
バッファとして４枚のフレームメモリＦＭＯ〜ＦＭ３を
必要とずろ。この場合、各フレームメモリＦＭＯ〜Ｆ　
Ｍ　３の同一ピット位置にある破線で囲んだデータ（こ
の破線の方向を、以下ピクセル方向という）が、表示面
上のＩドツトに対応する。そして、画像表示を行う際は
、各フレームメモリＦ　Ｍ　Ｏ〜Ｆ　Ｍ　３のピクセル
方向のデータを、表示面のスキャンに従って順次読み出
し、これにより、多数色表示を可能としている。

また、実際には、高画質化に対応してフレームメモリＦ
ＭＯ〜Ｆ　Ｍ　３をデュアルポートメモリで構成し、各
面のシリアルデータ出力端から、ピクセルデータを同期
して読み出す方法が一般に採られている。なお、第６図
に示す場合において、ワード単位でアクセスを行う際の
アクセス方向を、以下ワード方向という（図では１点鎖
線の矢印で示す）。

「発明が解決しようとする問題点」上述した場合のように、フレームバッファとして複数の
フレームメモリが並列接続されると、同一ビット番号の
出力端に同一のデータバスが各々接続されるため、デー
タバスの合計の浮遊容量は大きくなる。この場合、各メ
モリのデータ出力バッファがオープンタイプ（オーブン
トレイン、オープンコレクタ等）であると、データバス
が“０”レベルからｌ”レベルに変化するときの時間遅
れは、上記合計浮遊容量とデータバスのプルアップ抵抗
の値で定まる時定数によって決まる。そして、プルアッ
プ抵抗の値は、ｒ’ｆＭ費電力を少なくするために通常
は大きな値に設定されるから、上述のようにデータバス
の浮遊容量か大きい場合は、その時定数は極めて大きな
値となり、“ｌ”信号出力時の遅延時間が極めて長くな
ってしまうという問題が生じる。なお、論理の組み方に
よっては、“０“信号らしくは”１”信号レベルとして
負側にチャージする場合もあり、上記とは逆の態様とな
るが、問題点としては同様である。

この発明は、上述した事情に鑑みてなされたもので、デ
ータ出力端がオープンタイプとなっていても、チャージ
側の出力信号が遅延しないメモリ装置を提供することを
目的としている。

「問題点を解決するための手段」この発明は、上記問題点を解決するために、出力端がオ
ープンタイプになっている複数のメモリ部の各出力端を
、データバスに接続するとともに、メモリリード時のデ
ータ出力に先だって予め前記データバスをチャージする
プリチャージ手段を有することを特徴としている。

「作用」リードデータが出力される前に、データバスがチャージ
され、これにより、リードデータがチャージレベル側で
あっても、このリードデータが確定するまでに時間を要
しない。

「実施例コ以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の全体的な概略構成を示
すブロック図である。この図において、Ｍ　Ｏ−Ｍ　７
は、各々１ビツトＸ６４Ｋ（あるいは１２８Ｋ）のメモ
リであり、各々が並列接続されて８ビツトＸ６４Ｋ（あ
るいは１２８Ｋ）のメモリブロックＭＢＯを構成してい
る。ＢＴｌ、−ＢＴｌ７は、各々メモリＭ。−Ｍ７とデ
ータバスＩＯｏ〜■０７との間のデータの授受をビット
毎に制御するビットインターフェイスであり、ＰＸＩ−
０はデータバスｌ０ｐ−０とビットインターフェイスＢ
Ｔ　Ｉ　ｏ〜ＢＴＩ７との間におけるデータ（以下、ピ
クセルデータという）の授受を行うピクセルインターフ
ェイス回路である。このピクセルインターフェイス回路
ＰＸＩ−０は、ビットインターフェイスＢＴＵ、−ＢＴ
Ｉ７のいずれかを介してメモリ？ｖｌ　ｏ　”　Ｍ　？
のいずれかとピクセルデータの授受を行うようになって
いる。タイミング・コマンド・コントロール回路１’　
ＣＣは、外部からアドレスバスＡＯ〜Ａ７を介して供給
されるアドレスデータ、“および所定の制御バスを介し
て供給されろアウトプットイネーブル信号ＯＥ、ライト
イネーブル信号ＷＥ１データバスコントロール信号ＤＢ
Ｃ，ロウアドレス・ストローブ信号ＲＡＳ、およびカラ
ムアドレス・ストローブ信号ＣＡＳ等に基づいてメモリ
ブロックＭ　Ｂ　Ｏのアクセス制御を行うとともに、後
述するアウトプットデータバッファ（第３図参照）の制
御を行う回路である。まｆこ、タイミング・コマンド・
コントロール回路ＴＣＣは、ビットインターフェイスＢ
　Ｔ　Ｉ　ｏ−Ｂ　Ｔ　Ｉ　ｔから供給されるビットマ
スクデータの値によって、メモリＭ。〜Ｍ７のライトイ
ネーブル信号を制御するようになっている。さらに、タ
イミング・コマンド・コントロール回路ＴＣＣは、アド
レスバスＡＯ〜Ａ７から供給されるコマンドデータを解
読し、この解読結果に基づいて回路各部を制御するよう
になっている。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃ＩＭ〜＃３Ｍの合計４
つの部分から成っている。

この場合、各メモリ装置＃１Ｍ〜＃３Ｍ内のメモリブロ
ックはＭＨＩ−Ｍｎ２と、ピクセルインターフェイスは
ＰＸＩ−１−ＰＸＩ−３と、また、各ピクセルインター
フェイスに接続されるデータバスはｔｏｐ−ｔ〜１０り
−３と表して区別する。

第２図は、上記メモリ装置＃ＯＭ〜＃３Ｍの接続状態を
示しており、この図に示すように各メモリ装置＃　ＯＭ
　〜＃３　ＭのデータバスＩ　Ｏｏ″−１０７がビット
毎に共通接続され、また、各メモリ装置＃ＯＭ〜＃３Ｍ
のデータバスｌ０ｐ−０〜ＩＯρ−３が、各々個別の配
線となっている。

次に、ビットインターフェイスＢＴ１．−ＢＴＩ７およ
びピクセルインターフェイスＰＸＩ−０〜ＰＸＩ−３内
に各々設けられているアウトプットデータバッファにつ
いて説明する。第３図は、アウトプットデータバッファ
の構成を示すブロック図であり、−点鎖線で囲った部分
がアウトプットデータバッファを示している（符号ｌ）
。このアウトプットデータバッファ１は、図示のように
、アンドゲートＡＮ　Ｉ　、ＡＮ　２　、ＡＮ　３、オ
アゲートＯＲＩ、？１ｍ界効果トランジスタ２．３およ
び負荷抵抗Ｒ１から構成されている。前述したメモリＮ
１゜〜Ｍ７から読み出された信号ＤＡＴＡは、このアウ
トプットデータバッファｌを介した後に、データバスＩ
Ｏｏ〜■０７あるいはＩ　Ｏｐ　−０〜Ｉ　Ｏｐ　−３
へ出力されるようになっている。

第３図に示すアンドゲートＡＮＩは、入力端の一方が正
論理、他方が負論理となっており、前記一方の入力端に
信号ＰＣＧが供給され、他方の入力端に信号ＤＢＴが供
給されるようになっている。

アンドゲートＡＮ２は、第１〜第３の入力端を有しくす
べて正論理）、各入力端には信号ＤＢＴ、信号ＤＡＴＡ
、信号ＯＥが各々供給される。アンドゲートＡＮ３は、
入力端の一方が負論理、他方が正論理となっており、一
方の入力端に信号ＤＡＴＡが、他方の入力端には信号Ｏ
Ｅが各々供給されるようになっている。アンドゲートＡ
ＮＩ、ＡＮ２の各出力信号は、オアゲートＯＲＩを介し
た後に電界効果トランジスタ２のゲートに供給され、ア
ンドゲートＡ　Ｎ　３の出力信号は、電界効果トランジ
スタ３のゲートに供給される。電界効果トランジスタ２
は、ドレインに抵抗Ｒ１を介して正電圧が印加されてお
り、また、ソースが電界効果トランジスタ３のドレイン
に接続されている。電界効果トランジスタ２と電界効果
トランジスタ３の接続点Ｐは、データバスＩ　Ｏ１（ｉ
＝　０〜７）あるいはデータバスｌ０ｐ−０〜Ｉｏｐ−
３に接続されており、また、電界効果トランジスタ３の
ソースは、接地されている。抵抗Ｒ２は、データバスに
接続されているプルアップ抵抗（外付は抵抗）であり、
その値は抵抗Ｒ１に比較して大きく設定されている。

次に、上記構成中の信号ＰＣＧは、メモリリード時にお
いてプリチャージを行う時に“ｌ”信号となる信号であ
り、リードデータ出力時およびメモリライト時には“０
”信号となるように制御される（信号ＰＣＧの発生回路
については後述）。信号ＤＢＴは、前述のようにタイミ
ング・コマンド・コントロール回路ＴＣＣに「データバ
ッファトライステート」のコマンドコードが供給されろ
と“ｌ”信号となり、「データバッファオーブンドレイ
ン」のコマンドコードが供給されると“０”信号となる
。

コマンド「データバッファトライステート」は、アウト
プットデータバッファｌをトライステートバッファとし
て機能させる際に出力されるコマンドであり、コマンド
「データバッファオーブンドレイン」はアウトプットデ
ータバッファｌをオープンドレインバッファとして機能
させる際に出力されるコマンドである。

ここで、信号ＤＢＴの機能について説明する。

まず、信号ＤＢＴが“ｌ”信号であると、メモリから読
み出された信号ＤＡＴＡは、アウトプットイネーブル信
号ＯＥが“１”信号となっているタイミングにおいて、
アンドゲートＡＮ２、オアゲートＯＲＩを介して電界効
果トランジスタ２のゲートに供給されるとともに、アン
ドゲートＡＮ３によって値が反転されて電界効果トラン
ジスタ３のゲートに供給される。この結果、点Ｐには、
信号ＤＡＴＡが“ｌ”の時“ｌ”レベル、信号ＤＡＴＡ
が“０”の時“０”レベルとなる信号が得られる。また
、アウトプットイネーブル信号ＯＥが“０′信号となる
と、アンドゲートＡＮ２、ＡＮ３が共に閉状態となるか
ら、電界効果トランジスタ２．３は共にオフ状態となり
、この結果、点Ｐはハイ・インピーダンス状態となる。

このように、信号ＤＢＴが“１”信号のときは、アウト
プットデータバッファＩはトライステートバッファとな
る。

一方、信号ＤＢＴが“０”信号の時は、アンドゲートＡ
Ｎ２は常に閉状態となり、また、アンドケートＡＮＩは
信号ＰＣＧが“ｌ”とならない限り、“ｌ”信号を出力
することはないから、電界効果トランジスタ２は、リー
ドデータ出力タイミングにおいては常にオフ状態にある
。そして、リードデータである信号ＤＡＴＡは、アウト
プットイネーブル信号ＯＥが“１”信号となっているタ
イミンクにおいて、アンドゲートＡ　Ｎ　３により値が
反転されて電界効果トランジスタ３のゲートに供給され
る。この結果、点Ｐには、信号Ｄ　Ａ　Ｔ　Ａに対応す
る信号が得られる。また、この場合の出力状態は、電界
効果トランジスタ２かオフ状態にあるために、電界効果
トランジスタ３によるオーブンドレイン出力となる。こ
のように、信号ＤＢＴが“０”信号の時は、アウトプッ
トデータバッファｌはオープンドレインバッファとなる
。

次に、信号ＰＣＧの発生回路について説明する。

この発生回路は、タイミング・コマンド・コントロール
回路ＴＣＣ内に設けられており、その構成は第４図に示
すようになっている。図において、Ｔａ、Ｔｃ＝Ｔｆは
各々端子であり、各端子には図示の信号が供給されるよ
うになっている。そして、アンドゲートＡＮ５．ＡＮ７
、ＡＮ９およびインバータＩＮＶ８は、端子Ｔ　ｃ　−
Ｔ　ｒに供給される信号に基づいて信号ＰＣＧの値を決
定するためのものであり、この場合、信号ＰＣＧが“ｌ
”信号となる条件は、図から明らかなように、データバ
スコントロール信号ＤＢＣが“０”、カラムアドレス・
ストローブ信号ＣＡＳが“ｌ”、ライトイネーブル信号
ＷＥが“０”であり、かつ、アウトプットイネーブル信
号ＯＥが“０”となることである。

次に、上記構成によるこの実施例の動作について説明す
る。

第５図は、この実施例においてデータバスのプリチャー
ジを行った場合の回路各部の波形を示す波形図であり、
リードモデファイライトを行った場合の例である。以下
に、この図に基づいて動作説明を行う。ただし、以下に
述べる説明においては、コマンド「データパンフッオー
ブンドレインＪが実行され、信号ＤＢＴ（第３図参照）
が“０”信号にあるものとする。また、ワード方向にデ
ータ読み出しを行う場合を例にとって説明する。

まず、時刻１．において、ロウアドレス・ストローブ信
号ＲＡ　Ｓか立ち上がると、データバスＡＯ〜Ａ７を介
して供給されるロウアドレスデータが取り込まれ、これ
により、ロウアドレスが確定される。なお、時刻り一二
おいては、同図（す）に示すように、データバスＩＯｉ
からピット毎のマスクを指示するマスクデータが供給さ
れるようになっているが、これについては、本発明の要
旨ではないので説明を省略する。次に、時刻ｔ、になる
と、カラムアドレス・ストローブ信号ＣＡＳが立ち上が
ってカラムアドレスデータが取り込まれ、これにより、
アクセスすべきアドレスが確定する。また、時刻ｔ、に
おいては、第５図に示すように、データバスコントロー
ル信号ＤＢＣが“０”、カラムアドレス・ストーブ信号
ＣＡＳがｌ”、ライトイネーブル信号ＷＥが“０′とな
り、かつ、アウトプットイネーブル信号ＯＥが“０”と
なっているから、前述したように信号ＰＣＧが”１”信
号となる（第４図参照）。信号ＰＣＧが“ｌ”信号とな
ると、第３図に示すアンドゲートＡＮｌが“ｌ”信号を
出力し、この“ｌ”信号がオアゲートＯＲＩを介して電
界効果トランジスタ２のゲートに供給される。これによ
り、電界効果トランジスタ２がオン状態となり、抵抗Ｒ
１および電界効果トランジスタ２を介してデータバスＩ
Ｏｉに対しチャージが開始される。この場合、電界効果
トランジスタ２のトイレインに接続されている抵抗Ｒ１
の値は大きな値ではないから、抵抗Ｒ１とデータバス浮
遊容量による時定数は小さく、これにより上記チャージ
は急速に行なわれ、第５図に示す時刻ｔ３においては、
はぼチャージが終了する。そして、時刻ｔ４になると、
アウトプット・イネーブル信号ＯＥが“ｌ”信号に立ち
上がり、この時点から素子特性等に起因する所定の遅れ
時間後に、時刻ｔ、、ｊ、から開始されたアクセスによ
り読み出されたデータがデータバスＩＯｉ上に出力され
る（時刻ｔ５参照）。

一方、時刻ｔ４において、アウトプット・イネーブル信
号ＯＥが立ち上がると、信号ＰＣＧが“０“信号に立ち
下がり、これにより、第３図に示すアンドゲートＡ　Ｎ
　ｌおよびオアゲートＯＲＩの各出力信号が“０”信号
になって電界効果トランジスタ２がオフする。すなわち
、この時刻ｔ４においては、それまで抵抗Ｉｌｌを介し
てデータバスへ印加されていた正電圧が遮断される。一
方、時刻ｔ４から時刻ｔ５の間においては、少電流では
あるが抵抗Ｒ２を介してデータバスへのチャージが継続
される。

この結果、時刻ｔ５においては、データバスＩＯｉにチ
ャージされた電荷は維持されており、データバスＩＯｉ
は“ｌ”信号レベルにある。これにより、時刻ｔ５にお
いて出力されるリードデータが“１”信号であったとし
ても、この“１”信号はそのまま保たれる。また、リー
ドデータが“０”信号である場合、すなイつち、第３図
に示す電界効果トランジスタ３がオン状態となる場合は
、データバスＩＯｉ上にチャージされた電荷がこの電界
効果トランジスタ３を介して急速に放電されるから、リ
ードデータの“０”信号が確定するまでに時間遅れが大
幅に生じることはない。以上がメモリリード動作である
。

そして、上述のようにして出力されたリードデータを、
所定のタイミングにおいて読み取った後は、データバス
ＩＯｉにライトデータを供給する。

次いで、時刻ｔ、においてライトイネーブル信号ＷＥを
“ｌ“信号に立ち上げ、これにより、メモリへの書き込
みが行なわれる。一方、ライトデータが供給される時刻
ｔ７より前の時刻ｔ８において、信号ＤＢＣを“ｌ”信
号に立ち上げておく。このように、信号ＤＢＣが“ｌ”
信号になっていると、信号ＰＣＧが“１”信号になるこ
とがないから（第４図参照）、メモリライト時にプリチ
ャージ動作が行なわれることがなく、ライトデータと競
合することがない。

以上が、メモリライト動作である。

なお、上記説明は、ワード方向にアクセスする場合を例
にとったが、ピクセル方向においてアクセスする場合も
同様の動作となる。すなわち、ピクセル方向のアクセス
に際しては、ピクセルインターフェイスｐｘｒ−ｏ〜Ｐ
ＸＩ−３内のアウトプットデータバヅファが上記と同様
に第５図に示すタイミングでプリチャージ動作を行い、
データバスｌ０ｐ−０〜ｌ０ｐ−３（第２図参照）をデ
ータリードタイミングに先だってチャージする。

このように、メモリ装置をマトリックス構成とした場合
においてら、“１”信号の確定が遅れることはない。

また、上記実施例においては、プリチャージを行う回路
が各メモリ装置＃ＯＭ〜＃３Ｍ内に設けられていたか、
これに代えて、メモリ装置の外付は回路としてプリチャ
ージ回路を設けても同一の効果を奏することができる。

さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
したものに限定されることなく、種々の変形が可能であ
る。

例えば、第７図に示すように、メモリインターフェイス
Ｍｌを有するメモリブロック７０〜７３と、メモリブロ
ックインターフェイス７５〜７８を設け、メモリインタ
ーフェイスＭｌにデータ書き込み時にビットマスクを行
うライトピットマスりの機能を持たせ、メモリブロック
インターフェイス７５〜７８にその他の各種機能を持た
せろようにしてもよい。

また、メモリの容量が大きい場合は、第８図に示すよう
な構成とすればよい。この図において、８０．８１各々
４　ｂｉｔＸ　６４　Ｋ　Ｘ　４プレーン（４面）のメ
モリブロックであり、各メモリブロック８０．８１には
各々メモリインターフェイスＭＩが設けられている。こ
の場合、各メモリインターフェイスＭ　Ｉはメモリブロ
ックインターフェイスＭＨＩとの間で４ビット単位でデ
ータの授受を行うように構成される。そして、メモリブ
ロックインターツボイスＭＢＩは、外部回路に対しワー
ド方向に８ビット単位、ピクセル方向に４ビット単位で
データの授受を行うように構成されている。

第８図に示す例において、メモリインターフェイス〜１
■には、ワード方向／ピクセル方向切り換え機能が要求
される。

この結果、メモリインターフェイスＭｌの入出力データ
は、ワード方向に切り換えられた際は、選択されている
Ｉまたは複数の面のワード方向のデータとなり、ピクセ
ル方向に切り換えられた際は、各面についてのピクセル
データとなる。

また、メモリブロックインターフェイスに要求される機
能は、ワード方向／ピクセル方向切換機能、リードピッ
トマスク、リードプレーンマスクおよびプリチャージ機
能である。そして、ワード方向に切り換えられたときは
、各メモリインターフェイスＭｌが入出力する４ビツト
のデータを合わせて８ビツトとし、この８ビツトのデー
タをリードプレーンマスクに応じてワードデータとして
入出力する。一方、ピクセル方向に切り換えられたとき
は、各メモリインターフェイスＭ　Ｉが入出力する各重
色のピクセルデータを、同一１面に対応するものについ
てリードピットマスクに応じてアンドをとって入出力す
る。プリチャージ機能は、第８図に示すノステムを複数
並列に設けてデータバスを共通接続する際等において必
要となる。

「発明の効果」以上説明したように、この発明によれば、出力端がオー
プンタイプになっている複数のメモリ部の各出力端を、
データバスに接続するとともに、メモリリード時のデー
タ出力に先だって予め前記データバスをチャージするプ
リチャージ手段を有したので、データバス上に出力され
るリードデータが“ｌ”信号（チャージ側のレベル）で
あっ・ζも、この“１”信号レベルが確定するまでに時
間を要さず、これにより、高速読み出しが可能となる効
果を奏することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体的な概略構成を示す
ブロック図、第２図は各メモリ装置＃０〜■〜＃３〜１
とデータバスとの接続状態を示すブロック図、第３図は
アウトプットデータバッファｌの構成を示す回路図、第
４図は信号ＰＣＧの出力回路の構成を示す回路図、第５
図は同実施例の動作を説明するための波形図、第６図は
フレームメモリの記憶データと表示面との関係を示す概
念図、第７図、第８図は各々この発明におけるメモリと
各種インターフェイス機能の池の接続例を示すブロック
図である。 ■・・・・・アウトプットデータバッファ、２・・・・
・・電界効果トランジスタ（プリチャージ手段）、Ｒ１
・・・・負荷抵抗（プリチャージ手段）、Ａ　Ｎ　１・
・・・・アンドゲート（プリチャージ手段）、ＯＲ１・
・・・・オアゲート（プリチャージ手段）、ＡＮ５．Ａ
Ｎ７．ＡＮ９・・・・・・アンドゲート（プリチャージ
手段）、ＩＮＶ８・・・・・インバータ（プリチャージ
手段）、ＩＯ。〜１０．・・・・・データバス、１０り−０〜ｌ０ｐ−
３・・・・・データバス、ＭＢＯ−ＭＢ３・・・・・メ
モリブロック（メモリ部）。

Claims

【特許請求の範囲】

（１）出力端がオープンタイプになっている複数のメモ
リ部の各出力端を、データバスに接続するとともに、メ
モリリード時のデータ出力に先だって予め前記データバ
スをチャージするプリチャージ手段を有することを特徴
とするメモリ装置。
（２）前記メモリ部は、１ワードが１もしくは複数のビ
ットからなり、かつ前記ワードを構成する各記憶単位が
ワード方向およびピクセル方向にアクセス可能となって
いることを特徴とする特許請求の範囲第１項記載のメモ
リ装置。