JPH0132593B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はビデオテープレコーダ（以下VTRと
呼ぶ）又はその一部を利用して、標準テレビジヨ
ン信号に準拠したPCM信号を録音再生するPCM
録音再生装置に関し、ドロツプアウト等に起因す
る水平同期信号の誤りを訂正することにより、
PCM信号処理系の同期誤りを防止し、再生時の
雑音の発生を確実に防止するようにしたものであ
る。

通常、PCM録音再生装置においては、VTRま
たはVTRの一部を利用して、標準テレビジヨン
信号に準拠したPCM信号を録音再生するように
している。

このようなPCM録音再生装置においては、記
録媒体であるVTR用テープの傷やほこりの付着
によつてドロツプアウトが生じ、誤つた信号が再
生されるという問題がある。この誤つた信号が再
生されたデータ信号中に生じた場合、それがある
確率の範囲内の誤りであれば、周知の誤り訂正符
号により、完全に訂正することができるから、実
用上問題はない。ところが、誤つた信号が同期信
号の部分に発生すると、これを訂正する手段が全
くないため、PCM信号処理系の各回路の同期が
とれなくなり、雑音を発生するという問題があ
る。すなわち、この種のPCM録音再生装置にお
いては、記録時にインターリーブという操作によ
りデータの時間的並び換えを行ない、再生時に
デ・インターリーブという操作によりデータを元
の信号配列に戻す処理を行なうようにしている
が、水平同期信号が乱れると、水平同期信号と
PCMデータ信号との間の時間関係が乱れ、本来
245水平信号期間存在する筈のデータ信号がその
期間正しく再生処理されなくなつてしまい、その
結果、デ・インターリーブ時及びデータ誤り訂正
時に大きな雑音を発生するという問題がある。

本発明はこのような問題を解決するために、水
平同期信号とデータ同期信号の間のビツト数を判
定し、これが定められたビツト数であると判定さ
れた場合には再生された水平同期信号をそのまま
信号処理系に伝送し、上記ビツト数が予め定めら
れた所定の範囲内で誤つていると判定された場合
には誤つた水平同期信号を正しい水平同期信号に
訂正して信号処理系に伝送することにより、水平
同期信号の乱れによる再生時の雑音を除去するよ
うにしたPCM録音再生装置の水平同期信号発生
回路を提供するものである。

以下、本発明の一実施例を図面とともに説明す
る。

まず、日本電子機械工業会で決められた民生用
PCMエンコーダ・デコーダフアイルに示された
PCM信号フオーマツトについて第１図、第２図
とともに説明する。

第１図ａは奇数フイールド、第１図ｂは偶数フ
イールドの信号配列を示すものであり、それぞれ
3H（Ｈは１水平信号期間）の垂直同期信号と、そ
の前後3Hづつの等化パルス信号と、1Hの制御ブ
ロツクと、245Hのデータブロツクとを備えてお
り、第１図ａの奇数フイールドの場合にはPCM
データ信号の終端から7.5H経過後に、また第１
図ｂの偶数フイールドの場合にはPCMデータ信
号の終端から7H経過後に、それぞれ等化パルス
信号が現れる。第１図ｃ，ｄはそれぞれ第１図
ａ，ｂの垂直同期信号、等化パルス信号の詳細を
示したものである。

一方、第２図ａはPCM信号フオーマツトの水
平信号部のビツト単位の信号配列を示すものであ
り、４ビツトの白基準信号のあとに５ビツトあけ
て13ビツトの水平同期信号が配置され、その後13
ビツトあけて、４ビツト（“1010”）のデータ同期
信号が配置され、ここから128ビツトのPCMデー
タ信号が配置され、さらに１ビツトあけて次の白
基準信号が配置されている。したがつて第２図ａ
にも示すように１水平信号区間は168ビツトで構
成されている。

第２図ｂ，ｃは、それぞれ第２図ａに示す
PCM信号をレベルｋでスライスして得たデータ
信号と、レベルｌでスライスして得た同期信号を
示すものである。なお、データ信号とはデータ同
期信号とPCMデータ信号を含むものとする。

第３図は本発明の一実施例の全体構成を示し、
第４図〜第１８図は第３図の各ブロツクの具体構
成を示すものである。以下第３図〜第１８図にそ
つてこの実施例の構成を説明する。

第３図において、Ａは第２図ｂに示したデータ
信号の印加される入力端子、Ｂは第２図ｃに示し
た同期信号の印加される入力端子、Ｃはマスター
クロツク信号の入力端子である。１７は入力端子
Ａに印加されたデータ信号と入力端子Ｃに印加さ
れたマスタークロツク信号とに基づいてPCM信
号打抜き用のクロツク信号Ｈを発生するクロツク
信号発生回路である。１８はクロツク信号Ｈによ
つて入力端子Ａに印加されたデータ信号を打抜き
デイジタル化されたデータ信号Ｄを発生するデー
タ信号発生回路、１９はクロツク信号Ｈによつて
入力端子Ｂに印加された同期信号を打抜き、デイ
ジタル化された同期信号Ｅを発生する同期信号発
生回路である。

データ信号遅延回路１は、データ信号Ｄとクロ
ツク信号Ｈを入力とし、データ信号Ｄを所定ピツ
ト遅延させるものであり、その出力信号は出力端
子Ｆを介して後段のデイジタル信号処理部（図示
せず）へ導かれる。このデータ信号遅延回路１は
第４図に示すように、縦続接続された８ビツトの
シフトレジスタ１−１，１−２，１−３，１−４
で構成することができ、各シフトレジスタ１−１
〜１−４のクロツク端子CKにクロツク信号Ｈを
印加することにより、データ信号Ｄを所定ビツト
遅延させる。

同期信号遅延回路２は、同期信号Ｅとクロツク
信号Ｈを入力とし、同期信号Ｅを所定ビツト遅延
させるものであり、その出力信号Ｉは後述する水
平同期信号発生回路８に供給される。同期信号遅
延回路３は、水平同期信号発生回路８の出力信号
Ｊとクロツク信号Ｈに基づいて、水平同期信号発
生回路８の出力信号Ｊを所定ビツト遅延させるも
のである。

これらの同期信号遅延回路２，３は第５図に示
すように、８ビツトのシフトレジスタ２−１，２
−２，２−３とＤ型フリツプフロツプ２−４，３
−１を縦続接続したもので構成され、各シフトレ
ジスタ２−１〜２−３、Ｄ型フリツプフロツプ２
−４，３−１のクロツク端子CKにクロツク信号
Ｈを供給し、シフトレジスタ２−１のAB入力端
子に同期信号Ｅを供給することにより、Ｄ型フリ
ツプフロツプ２−４，３−１の図示の端子から出
力信号Ｉ（I₁とI₂とI₃）と出力信号Ｋを出力するも
のである。なお、この実施例では２つの同期信号
遅延回路２，３を用いているが、これら全体でひ
とつの同期信号遅延手段を構成している。要する
にデータ信号遅延回路１と同期信号遅延回路２，
３の遅延段数を等しくし、これらで後述する水平
同期信号の誤り訂正に必要な時間だけデータ信号
と同期信号を遅延させればよい。

ミユーテイング制御回路４は、水平同期信号発
生回路８の出力信号Ｊを同期信号遅延回路３を介
して得た水平同期信号Ｋを入力とし、水平同期信
号発生回路（後述するようにミユーテイング制御
信号発生回路としての機能も含まれている）８の
出力するミユーテイング制御信号Ｌに基づいて上
記入力信号Ｋを断続制御するものであり、その出
力信号は出力端子Ｇを介して後段のデイジタル信
号処理部へ導かれ、前述の出力端子Ｆからのデー
タ信号の再生処理に使用される。このミユーテイ
ング回路４は、水平同期信号の位置がデータ信号
との相対関係において正規の位置から著しく変化
している場合に、この誤つた水平同期信号を遮断
してデイジタル信号処理部へ伝送されないように
制御し、それ以外のときには正しい、あるいは正
しく訂正された水平同期信号をデイジタル信号処
理部へ伝送するように制御するものである。

このミユーテイング回路４は、第６図に示すよ
うに、水平同期信号発生回路８の出力信号Ｌ
（L₁，L₂，L₃）を入力とするNORゲート４−１
と、その出力を反転するインバータ４−２と、同
期信号遅延回路３の出力する同期信号Ｋとインバ
ータ４−２の出力信号を入力とするANDゲート
４−３とで構成されており、各ゲート４−１，４
−２，４−３から出力信号Ｇ、Ｊ、Ｍが出力され
る。

データ信号開閉回路５は、データ零検出回路１
４の出力信号Ｐ、水平同期信号幅検出回路１５の
出力信号Ｏ、連続ミユーテイングカウンタ回路１
６の出力信号Ｎにより、データ信号Ｄを開閉制御
するものである。具体的には第７図に示すように
NORゲート５−１と、ORゲート５−２とで構成
され、上記出力信号Ｐ、Ｏ、Ｎのいずれか１つで
も満足しないとNORゲート５−１が開かず、デ
ータ信号Ｄを通過させないように制御する。いい
かえれば、第２図ａ，ｂ，ｃから明らかなように
正しいPCM信号フオーマツト通りであれば水平
同期信号幅（ｉ〜ｊの区間）が13ビツト、その始
端ｉとデータ同期信号までの区間のデータはすべ
て零であるから、これを水平同期信号幅検出回路
１５、データ零検出回路１４で検出し、これらが
フオーマツト通りであればデータ信号開閉回路を
開いてデータ信号Ｄを通過させ、正しくないとき
には遮断することにより、後段でのデータ同期信
号の検出を行なうかどうかをゲート制御するもの
である。なお、連続ミユーテイングカウンタ回路
１６は、ミユーテイング回路４からの信号Ｍに基
づき、連続してデータ信号開閉回路５がデータ信
号Ｄを遮断しないよう、データ信号開閉回路５を
開くように制御するためのものである。

上記データ零検出回路１４、水平同期信号幅検
出回路１５、連続ミユーテイングカウンタ回路１
６は、入力されたデータ信号および同期信号に基
づいて、入力されたPCM信号がPCM信号フオー
マツト通りであるか否かを検出するPCM信号フ
オーマツト検出手段を構成しており、上記各回路
１４，１５，１６はそれぞれ第１６図、第１７
図、第１８図のような回路で構成できる。

第１６図において、１４−１は単安定マルチバ
イブレータ、R_14-1，C_14-1はその時定数を決める
抵抗及びコンデンサ、１４−２，１４−３はOR
ゲート及びNORゲート、１４−４はＤ型フリツ
プフロツプ、１４−５，１４−６はフリツプフロ
ツプを構成するNORゲートである。

第１７図において、１５−１は単安定マルチバ
イブレータ、R_15-1，C_15-1はその時定数を決定す
る抵抗及びコンデンサ、１５−２はインバータ、
１５−３，１５−４はORゲート及びNORゲー
ト、１５−５はＤ型フリツプフロツプ、１５−
６，１５−７はフリツプフロツプを構成する
NORゲートである。

第１８図において、１６−１はANDゲート、
１６−２，１６−３は単安定マルチバイブレー
タ、R_16-1，C_16-1，R_16-2，C_16-2はその時定数を
決める抵抗及びコンデンサである。

データ同期信号検出回路６（第３図）は、デー
タ信号開閉回路５の出力信号Ｑの中のデータ同期
信号（“1010”）を検出するものであり、具体的に
は第８図に示すようにＤ型フリツプフロツプ回路
６−１〜６−７とNORゲート６−４で構成する
ことができる。

水平同期信号とデータ同期信号の相対関係を判
定するビツト判定回路７は、クロツク信号Ｈと、
データ同期信号検出回路６の出力するデータ同期
信号Ｒと、水平同期信号検出回路１３の出力する
水平同期信号Ｔを入力として、水平同期信号とデ
ータ同期信号の間（ｉ〜ｍまたはｊ〜ｍ）が正し
いビツト数であるか否か、誤つている場合にはど
の程度誤つているかを判定するものであり、具体
的には第９図のような回路で構成できる。

第９図において、７−１はORゲート、７−
２，７−３はフリツプフロツプを構成するNOR
ゲート、７−４は単安定マルチバイブレータ、
R_7-1，C_7-1はその時定数を決める抵抗及びコンデ
ンサ、７−５はNORゲート、７−６〜７−１０
はＤ型フリツプフロツプである。これらのＤ型フ
リツプフロツプ７−６〜７−１０はカウンタを構
成しておりU₁〜U₈からカウント結果が出力され、
これが水平同期信号発生回路８に伝送される。

水平同期信号発生回路８は、判定回路７での判
定結果に基づいて、正しいときには正しいままの
水平同期信号Ｊを発生し、誤つているときには正
しく訂正した水平同期信号Ｊを発生する水平同期
信号発生回路であり、訂正可能な範囲を±１ビツ
トとした場合には第１０図のような回路で構成で
きる。なお、前述のようにこの実施例において水
平同期信号発生回路８はミユーテイング制御信号
Ｌ（L₁，L₂，L₃）を発生する機能も備えている。

第１０図において、８−１，８−２，８−３
は、判定回路７からの信号Ｕ（U₁〜U₈）を入力と
し、それぞれ水平同期信号が正しい位置から＋１
ビツトずれているとき、正しいとき（０ビツトず
れているとき）、−１ビツトずれているときを検出
するNORゲート、８−４〜８−６はＤ型フリツ
プフロツプ、８−７，８−９はNORゲート及び
ORゲート、８−９は単安定マルチバイブレー
タ、R_8-1，C_8-1はその時定数を決める抵抗及びコ
ンデンサ、８−１０〜８−１３はトライスゲート
回路、８−１４はインバータ回路である。

制御ブロツク検出回路９は、クロツク信号Ｈと
データ信号Ｄと後述する垂直同期信号等化パルス
信号制御回路１２の出力Ｙを入力として、第１図
に示した制御ブロツクを検出するものであり、具
体的には第１１図のような回路で構成できる。第
１１図において、９−２〜９−５，９−９はＤ型
フリツプフロツプ、９−１１は４ビツトシフトレ
ジスタ、９−１２は単安定マルチバイブレータ、
R_9-1，C_9-1はその時定数を決定する抵抗及びコン
デンサ、９−１はORゲート、９−６，９−７は
エクスクルーシブORゲート、９−８はNORゲー
トである。

データブロツク制御回路１０は、上記制御ブロ
ツク検出回路９の出力Ｗと、クロツク信号Ｈと、
垂直同期信号検出回路１１からの垂直同期信号Ｘ
を入力として、前述の水平同期信号発生回路８の
制御信号Ｖ及び制御回路１２の制御信号Ｚを出力
するものであり、第１２図のように、フリツプフ
ロツプを構成するNORゲート１０−１，１０−
２と、ORゲート１０−３と、インバータ１０−
４と、Ｄ型フリツプフロツプ１０−５で構成でき
る。

上記制御ブロツク検出回路９とデータブロツク
制御回路１０は、訂正処理する水平同期信号が第
１図に示したデータブロツクの信号のみであるか
ら、データブロツクにおいてのみ水平同期信号の
訂正処理を行ない、その他の期間では訂正処理を
行なわないようにすることによつて、誤動作を防
止するために設けたものである。

垂直同期信号検出回路１１は、第１図に示した
垂直同期信号を検出するものであり、具体的には
第１３図のような回路で構成できる。第１３図に
おいて、１１−１は４ビツトカウンタ、１１−
３，１１−６はＤ型フリツプフロツプ、１１−５
は単安定マルチバイブレータ、R_11-1，C_11-1はそ
の時定数を決定する抵抗及びコンデンサであり、
第１図ｃ，ｄに示した垂直同期信号部の長さを検
出して検出出力Ｘを出力するものである。

垂直同期信号等化パルス信号制御回路１２は、
第１図に示した垂直同期信号及び等化パルス信号
を検出し、上記制御ブロツク検出回路９及び水平
同期信号検出回路１３を制御する信号Ｙを出力す
るものであり、具体的には第１４図のような回路
で構成できる。第１４図において１２−１，１２
−２はフリツプフロツプを構成するNORゲート、
１２−３は単安定マルチバイブレータ、R_12-1，
C_12-1はその時定数を決定する抵抗及びコンデン
サである。

水平同期信号検出回路１３は第２図に示す水平
同期信号を検出するもので、具体的には第１５図
に示すようにORゲート１３−１、シフトレジス
タ１３−２、その出力の論理和をとるORゲート
１３−４と、インバータ１３−３で構成すること
ができ、ORゲート１３−４から水平同期信号検
出出力Ｔが判定回路７、データ零検出回路１４、
水平同期信号幅検出回路１５、水平同期信号発生
回路８に供給される。

次に上記実施例の動作を説明する。

入力端子Ａ，Ｂに印加されたデータ信号及び同
期信号はそれぞれデータ信号遅延回路１及び同期
信号遅延回路２に供給されて所定時間遅延され
る。

一方データ信号Ｄはデータ信号開閉回路５の
NORゲート５−１にも供給される。そしてPCM
信号フオーマツト検出手段１４〜１６でPCM信
号フオーマツト通りの信号であると判断された場
合には、それらの出力Ｎ、Ｏ、Ｐがすべて“０”
になり、ORゲート５−２の出力は“０”にな
る。このためNORゲート５−１が開き、データ
信号Ｄが出力Ｑとして出力される。Ｎ、Ｏ、Ｒの
いずれか１つでも“１”になるとNORゲート５
−１が閉じ、データ信号Ｄは遮断される。

このデータ信号開閉回路５の出力Ｑは、第８図
に示すようにデータ同期信号検出回路６のＤ型フ
リツプフロツプ６−１に供給され、３個のＤ型フ
リツプフロツプ６−１〜６−３とNORゲート６
−４の働きにより、入力されたデータ信号Ｑの中
のデータ同期信号（“1010”）を検出し、データ同
期信号Ｒを出力する。

このデータ同期信号Ｒは、第９図に示す判定回
路７のORゲート７−１に供給され、水平同期信
号検出回路１４の出力する水平同期信号Ｔの立上
りからデータ同期信号Ｒが入力されるまでの期間
NORゲート７−５を開き、クロツク信号Ｈをカ
ウンター７−６〜７−１０へ導くことにより、水
平同期信号Ｔからデータ同期信号Ｒまでの期間を
カウントする。そのカウント結果はU₁〜U₈のＵ
信号に蓄積されている。なお、ξ信号は水平同期
信号Ｔからある期間後、即ち“1010”のデータ同
期信号が検出されるべき期間後に発生する信号
で、上記カウンタ７−６〜７−１０をリセツトさ
せる信号である。

本発明のビツト判定回路７の出力信号Ｕは第１
０図の水平同期信号検出回路のU₁〜U₈へ供給さ
れ、正規のPCMフオーマツトに対して水平同期
信号が−１ビツトずれている場合をNORゲート
８−１によつて正規の水平同期信号の場合を
NORゲート８−２によつて、正規のPCMフオー
マツトに対して水平同期信号が＋１ビツトずれて
いる場合を８−３によつてそれぞれ検出し、これ
らのNORゲート８−１〜８−３の出力が第９図
に示す信号Ｓをクロツク信号としてフリツプフロ
ツプ８−４〜８−６に蓄えられる。なお、信号Ｓ
はデータ同期信号Ｒ印加時に“０”から“１”に
なる信号である。

この動作を更に詳しく説明すると、例えば−１
ビツトずれている場合、NORゲート８−１の出
力が“１”となり、NORゲート８−２，８−３
の出力は“０”であるため、フリツプフロツプ８
−４の出力が“０”となり、トライステートゲ
ート回路８−１０が開き、I₁がＪへ出力される。
当然この場合、フリツプフロツプ８−５の出力
Ｑ、フリツプフロツプ８−６の出力が“１”で
あるため、トライステートゲート回路８−１１，
８−１２は閉じている。なお、トライステートゲ
ート回路８−１０〜８−１３が閉じているという
ことは、これらのトライステートゲート出力がフ
ローテイングラインになつていることを意味して
いる。−１ビツトずれている場合、第６図で示し
たようにNORゲート４−１の入力信号L₁が“１”
であるため、Ｍは“０”、よつてγは“１”とな
りトライステートゲート回路８−１３は閉じてい
る。同様の動作によつて０ビツトずれている場合
（正しい場合）にはI₂がＪへ出力され、＋１ビツト
ずれている場合にはI₃がＪへ出力される。NOR
ゲート８−７、ORゲート８−８はフリツプフロ
ツプ８−４〜８−６のクリア端子、プリセツト端
子へ印加する信号を発生させる。

このようにして発生された水平同期信号発生回
路出力信号Ｊは、前述の第５図に示した同期信号
遅延回路３のＪへ印加され、Ｄ型フリツプフロツ
プ３−１によつて遅延され、信号Ｋとして出力さ
れる。この信号Ｋは第６図のANDゲート４−３
の一方の入力端子に因加される。一方第１０図に
示す信号L₁，L₂，L₃は第６図に示すミユーテイ
ング回路４のNORゲート４−１の入力端に印加
される。ここでL₁，L₂，L₃のいずれか１つが
“１”のとき、すなわちデータと同期信号の関係
が±１ビツト以内でずれるか、または正しい場
合、その出力Ｍは“０”となる。するとγは
“１”であり、ANDゲート４−３が開いて信号Ｋ
がそのまま信号Ｇとして出力され、訂正された、
あるいは正しい水平同期信号がそのまま、信号Ｇ
として出力される。もし、L₁，L₁，L₃が全て
“０”の場合、すなわち、データと同期信号の関
係が±２ビツト以上ずれている場合、Ｍが“１”、
γが“０”となり、信号Ｇは常に“０”となり、
信号Ｋをミユーテイングする。

第１１図に示す制御ブロツク検出回路９のOR
ゲート９−１には、データ信号発生回路１８から
のデータ信号Ｄと、垂直同期信号、等化パルス信
号制御回路１２からの出力信号Ｙとが入力され、、
制御ブロツク内にPCMフオーマツト規格で決め
られて入つている。“1100”ビツトパターンをク
ロツク信号Ｈに基づいてフリツプフロツプ９−２
〜９−５及びゲート回路９−６〜９−８及びフリ
ツプフロツプ９−９、ゲート回路９−９により検
出し、その“1100”パターンのくり返えしをカウ
ンタ９−１１で検出し、その出力を単安定マルチ
バイブレータ９−１２へ入力し、出力信号Ｗを得
る。

第１２図はデータブロツク制御回路１０を示す
ものであり、前述の制御ブロツク検出回路９の出
力信号Ｗと後述の垂直同期信号検出回路１１の出
力Ｘとを入力とし、NORゲート１０−１，１０
−２で構成されたフリツプフロツプを動作させ
る。V₁、V₂はORゲート１０−３の出力信号であ
り、垂直同期信号入力時にＸが“１”となり、
V₁が“１”、V₂が“０”となる。この状態は信号
Ｗが印加されるまで続き、第１０図に示す水平同
期信号発生回路８が、PCM信号中のPCMデータ
信号部においてのみ動作するようにしたものであ
る。

第１３図に示す垂直同期信号検出回路１１は、
クロツフ信号Ｈ及び入力端子Ｂに印加される同期
信号Ｂ（これは同期信号発生回路１９の出力信号
Ｅでもよい）を入力として、第１図ｃ，ｄに示す
垂直同期信号の“０”期間を計数することにより
垂直同期信号の検出を行なつている。１１−１は
“０”期間カウンターであり、単安定マルチバイ
ブレータ１１−５、Ｄ型フリツプフロツプ回路１
１−６により、一度垂直同期信号を検出するとそ
の検出をゲート１１−７の出力で閉じるよう構成
している。

第１４図に示す垂直同期信号、等化パルス信号
制御回路１２は前述の垂直同期信号検出回路１１
の出力信号Ｘと、データブロツク制御回路９の出
力信号とを入力として、上記信号Ｘ入力端一定時
間信号Ｙを発生させるものである。

第１５図に示す水平同期信号検出回路１３は、
前述の信号Ｙと同期信号Ｅとを入力とするORゲ
ート１３−１の出力信号をフリツプフロツプ１３
−２へ印加し、水平同期信号をクロツク信号Ｈで
計数処理し、水平同期信号検出出力Ｔを発生する
ものである。なおデータブロツク期間は信号Ｙが
“０”となり、計数を行なわない。

第１６図に示すデータ零検出回路１４は、水平
同期信号検出出力Ｔで単安定マルチバイブレータ
１４−１を動作させ、第２図に示すm1ビツト位
置まで単安定マルチバイブレータ１４−１から出
力を出力し、その期間、データ信号Ｅとクロツ
ク信号Ｈとにより、データが零である時にはOR
ゲート１４−２の出力を“０”とし、Ｄ型フリツ
プフロツプ１４−４の出力Ｑを“０”とする。そ
の後、データ同期信号検出信号ζが第９図に示す
判定回路１７から印加される。その結果、上記の
如く、データが水平同期信号検出出力Ｔから判定
回路出力まで零であると、出力Ｐは“０”とな
り、もし、その期間にデータが“１”になる部分
があると、Ｄ型フリツプフロツプ１４−４の出力
Ｑは“１”となり、出力Ｐは“１”となる。

第１７図に示す水平同期信号幅検出回路１５
は、単安定マルチバイブレータ１５−１により、
水平同期信号検出出力Ｔが発生してから第２図に
ｊで示す期間まで単安定マルチバイブレータバー
１の出力を“０”にし、その期間、同期信号Ｅ
及びクロツク信号ＨをORゲート１５−３、NOR
ゲート１５−４に印加させる。上記Ｔからｊまで
の期間“０”であると、Ｄ型フリツプフロツプ１
５−５のＤ入力は“０”となり、信号ξが印加さ
れている間、出力Ｏは“０”となる。

一方、もし、上記Ｔからｊまでの期間水平同期
信号の幅が足りなく、“１”であると、Ｄ型フリ
ツプフロツプ１５−５のＤ入力は“１”となり、
出力Ｏは“１”となる。なお、ここではＴからｊ
までを水平同期信号の幅として検出しているが、
ｊよりも数ビツト短かく設定しても実際には問題
無い。

第１８図に示す連続ミユーテイングカウンタ回
路１６は、第６図に示すミユーテイング回路４か
らの信号Ｍが“１”として印加された後、約１水
平期間後に単安定マルチバイブレータ１６−３の
出力を“０”にする。これにより、次の水平期
間では出力Ｎが“０”となる。したがつてミユー
テイング回路４からの出力Ｍが“１”の期間が２
回連続しても、信号Ｎは１回目の１水平期間のみ
“１”になるが次の１水平期間では“０”になる。

なお、上記実施例では水平同期信号とデータ同
期信号の間が±１ビツトずれているときに訂正を
行ない、±２ビツト以上ずれたときにミユーテイ
ングをかけるようにしたが、たとえば第１０図に
示すNORゲート８−１〜８−３の数を増やし、
これに応じてＤ型フリツプフロツプ８−４〜８−
６の数を増やすなどすれば、±２ビツト以上ずれ
た場合の訂正も容易に行なえる。このような回路
変更は当業者にとつて自明であるから、ここでの
詳しい説明は省略する。

また、上記実施例では525本ラインのNTSC方
式の標準テレビジヨン信号に準拠したPCM信号
について説明したが、625本ラインのPAL・
SECAM方式の標準テレビジヨン信号に準拠した
PCM信号についても、同様に実施できることは
いうまでもない。

以上のように本発明はPCM信号中の水平同期
信号とデータ同期信号の間のビツト数を判定し、
これが予め定められたビツト数であると判断され
た場合には再生された水平同期信号をそのまま信
号処理系に伝送し、上記ビツト数が予め定められ
た所定の範囲内で誤つていると判定された場合に
は誤つた水平同期信号を正しい水平同期信号に訂
正して信号処理系に伝送するようにしたものであ
るから、PCM信号再生時の水平同期信号の乱れ
による雑音の発生を確実に防止し、きわめて高品
位な再生を可能にするものである。

【図面の簡単な説明】

第１図ａ〜ｄ、第２図ａ〜ｃはPCM信号のフ
オーマツトを示す図、第３図は本発明の一実施例
を示すブロツク図、第４図〜第１８図は第３図の
各部の具体構成を示すブロツク図である。 １……データ信号遅延回路、２，３……同期信
号遅延回路、４……ミユーテイング回路、５……
データ信号開閉回路、６……データ同期信号検出
回路、７……判定回路、８……水平同期信号発生
回路及びミユーテイング制御信号発生回路、９…
…制御ブロツク検出回路、１０……データブロツ
ク制御回路、１１……垂直同期信号検出回路、１
２……垂直同期信号、等化パルス信号制御回路、
１３……水平同期信号検出回路、１４……データ
零検出回路、１５……水平同期信号幅検出回路、
１６……連続ミユーテイングカウンタ回路、１７
……クロツク再生回路、１８……データ信号発生
回路、１９……同期信号発生回路。

Claims (1)

【特許請求の範囲】
1. １ 標準テレビジヨン信号に準拠したPCM信号
   中の水平同期信号とデータ同期信号の間が予め定
   められたビツト数であるとき、および上記ビツト
   数から±ｎ（ｎ＝１、２、３……）ビツトずれて
   いるときにそれぞれ駆動される複数の論理回路
   と、上記各論理回路の出力により開閉制御される
   複数のゲート手段とを備え、上記ビツト数のずれ
   に応じて上記各論理回路の出力で対応するゲート
   回路を開き、各ゲート回路の入力側に供給されて
   いる正しい水平同期信号を出力するようにしたこ
   とを特徴とするPCM録音再生装置の水平同期信
   号発生回路。