JPS5837824A - Ｐｃｍ録音再生装置の水平同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はビデオテープレコーダ（以下Ｖ　Ｔ　Ｒト呼ぶ
）又はその一部を利用して、標準テレビジョン信号に準
拠したＰＣＭ信号を録音再生するＰＣＭ録音再生装置に
関し、下ロップアウト等に起因する水平同期信号の誤り
を訂正することにより、ＰＣＭ信号処理系の同期誤りを
防止し、再生時の雑音の発生を確実に防止するようにし
たものである。

通常、ＰＣＭ録音再生装置においては、ＶＴＲまたはＶ
ＴＲの一部を利用して、標準テレビジョン信号に準拠し
たＰＣＭ信号を録音再生するようにしている。

このようなＰＣＭ録音再生装置においては、記録媒体で
あるＶＴＲ用テープの傷やほこりの付着によってドロッ
プアウトが生じ、誤った信号が再生されるという問題が
ある。この誤った信号が再生されたデータ信号中に生じ
た場合、それがある確率の範囲内の誤りであれば、周知
の誤り訂正符号により、完全に訂正することができるか
ら、実用上問題はない。ところが、誤った信号が同期信
号の部分に発生すると、これを訂正する手段が全くない
ため、ＰＣＭ信号処理系の各−１路の同期がとれなくな
り、雑音を発生するという問題がある。

すなわち、この種のＰＣＭ録音再生装置においては、記
録時にインターリーブという操作によりデータの時間的
並び換えを行ない、再生時にデ・インターリーブという
操作によりデータを元の信号配列に戻す処理を行なうよ
うにしているが、水平同期信号が乱れると、水平同期信
号とＰＣＭデータ信号との間の時間関係が乱れ、本来２
４６水−子信号期間存在する筈のデータ信号がその期間
正しく再生処理されなくなってしまい、その結果、デ・
インターリーブ時及びデータ誤り訂正時に大きな雑音を
発生するという問題がある。。

本発明はこのような間頭を解決するために、水平同期信
号とデータ同期信号の間のビット数を判定し、これが定
められたビット数であると判定された場合には再生され
た水平同期信号をその１ま信号処理系に伝送し、上記ビ
ット数が予め定められた所定の範囲内で誤っていると判
定された場合には誤った水平同期信号を正しい水平同期
信号に訂正して信号処理系に伝送することにより、水平
同期信号の乱れによる再生時の雑音を除去するようにし
たＰＣＭ録音再生装置の水平同期信号発生回路を提供す
るものである。

以下、本発明の一実施例を図面とともに説明する。

まず、日本電子轡械工業会で決められた民生用ＰＣＭエ
ンコーダ・デコーダファイルに示されたＰＣＭ信号フォ
ーマットについて第１図、第２図とゲもに説明する。

第１図ａは奇数フィールド、第１図すは偶数フィールド
の信号配列を示すものであり、それぞれ３Ｈ（Ｈは１水
平信号期間）の垂直同期信号と、その前後３Ｈづつの等
化パルス信号と、１Ｈの制御ブロックと、２４６Ｈのデ
ータブロックとを備、えており、第１図この奇数フィー
ルドの場合にはＰＣＭデータ信号の終端から７．６Ｈ経
過後に、また第１図すの偶数フィールドの場合にはＰＣ
Ｍデータ信号の終端から７Ｈ経過後に、それぞれ等化パ
ルス信号が現れる。第１図ｃ、　ｄはそれぞれ第１図ａ
、ｂの垂直同期信号９等イビパルス信号の詳細を示した
ものである。

一方、第２図ｄはＰＣＭ信号フォーマットの水平信号部
のビット単位の信号配列を示すものであり、４ビツトの
白基準信号のあとに６ビツトあけて１３ビツトの水平同
期信号が配置され、その後１３ピントあけて、４ピツト
（”１ｏ１ｏ”）のデータ同期信号が配置され、ここか
ら１２８ビツトのＰＣＭデータ信号が配置され、さらに
１ビツトあけて次の白基準信号が配置されている。しだ
がって第２図ａにも示すように１水平信号区間は１６８
ピツトで構成されている。

第２図す、ｃは、それぞれ第２図ａに示すＰＣＭ信号を
レベルにでスライスして得たデータ信号と、レベルｌで
スライスして得た同期信号を示すものである。なお、デ
ータ信号とはデータ同期信号とＰＣＭデータ信号を含む
ものとする。

第３図は本発明の一実施例の全体構成を示し、第４図〜
第１８図は第３図の各ブロックの具体構成を示すもので
ある。以下第３図〜第１８図にそってこの実施例の構成
を説明する。

第３図において、Ａは第２図すに示したデータ１ 信号の印加される入力端子、Ｂは第２図Ｃに示した同期
信号の印加される入力端子、Ｃはマスタークロック信号
の入力端子である。１７は入力端子Ａに印加されたデー
タ信号と入力端子Ｃに印加されたマスタークロック信号
とに基づいてＰＣＭ信号打抜き用のクロック信号Ｈを発
生するクロック信号発生回路である。１８はクロック信
号Ｈによって入力端子Ａに印加されたデータ信号を打抜
きディジタル化されたデータ信号りを発生するデータ信
号発生回路、１９はクロック信号Ｈによって入力端子Ｂ
に印加された同期信号を打抜き、ディジタル化された同
期信号Ｅを発生する同期信号発生回路である。

データ信号遅延回路１は、データ信号りとクロック信号
Ｈを入力とし、データ信号りを所定ピント遅延させるも
のであり、その出力材−号は出力端−ｆ　Ｆを介して後
段のディジタル信号処理部（図示せず）へ導かれる。こ
のデータ信号遅延回路１は第４図に示すように、縦続接
続された８ピツトのシフトレジスタ１−１．　１−２．
　１−３．　１−４で構成することができ、各シフトレ
ジスタ１−１〜１−４のクロック端子ＣＫにクロック信
号Ｈを印加することにより、データ信号りを所定ビット
遅延させる。

同期信号遅延回路２は、同期信号Ｅとクロック信号Ｈを
入力とし、同期信号Ｅを所定ビット遅延させるものであ
り、その出力信号工は後述する水平同期信号発生回路８
に供輪される。同期信号遅延回路３は、水平同期信号発
生回路８の出力信号Ｉとクロック信２号Ｈに基づいて、
水平同期信号発生回路８の出力信号■を所定ビット遅延
させるものである。

これらの同期信号遅延回路２，３は第６図に示すように
、８ビツトのシフトレジスタ２−１．．２−２．２−３
とＤ型フリップ７０ツブ２−４．’３−１を縦続接続し
たもので構成され、各シフトレジスタ２−１〜２−３．
　　Ｄ型フリッゾフ喀１ッゾ２−４．３−１のクロック
端子ＣＫにクロック信号Ｈを供給、し、シフトレジスタ
２−１のＡＢ入力端子に同期イイ号Ｅをイ（（給するこ
とにより、Ｄ型フリップフロップ２−４．３−１の図示
の端子から出力信号Ｉ　（Ｉ、とＩ２とＩ３）と出力信
号Ｋを出力するものである。なお、この実施例では２つ
の同期信号遅延回路２，３を用いているが、これら全体
でひとつの同期信号遅延手段を構成している。要するに
データ信号遅延回路１と同期信号遅延回路２．３の遅延
段数を等しくし、これらで後述する水平同期信号の誤り
訂正に必要な時間だけデータ信号と同期信号を遅延させ
ればよい。

ミューティング制御回路４は、水平同期信号発生回路８
の出力信号■を同期信号遅延回路３を介して得た水平同
期信号Ｋを入力とし、水平同期信号発生回路（後述する
ようにミューティング制御信号発生回路としての機能も
含まれている）８の出力するミューティング制御信号り
に基づいて上記入力信号Ｋを断続制御するものであり、
その出力信号は出力端子Ｇを介して後段のディジタル信
号処理部へ導かれ、前述の出力端子Ｆからのデータ信号
の再生処理に使用される。このミューティング回路４は
、水平同期信号の位置がデータ信号との相対関係におい
て圧油の位置から著しく変化している場合に、この誤っ
た水平同期信号を遮断してディジタル信号処理部へ伝送
されないように制御し、それ以外のときには正しい、あ
るいは正しく訂正された水平同期信号をディジタル信号
処理部へ伝送するように制御するものである。

このミューティング回路４は、第６図に示すように、水
平同期信号発生回路８の出力信−ｑＬ（Ｌｌ。

Ｌ２．Ｌ３）を入力とするＮＯＲゲ　）４−１（！：、
その出力を反転するインバータ４−２と、同期信号遅延
回路３の出力する同期信号にとインバータ４−２の出力
信号を入力とするＡＮＤゲート４−３とで構成されてお
り、各ゲー）４−１．４−２゜４−３から出力信号Ｇ、
Ｊ、Ｍが出力される。

データ信号開閉回路６は、データ零検出回路１４の出力
信号゛Ｐ、水平同期信号幅検出回路１６の出力信号０、
連続ミューティングカウンタ回路１６の出力信号Ｎによ
り、データ信号りを開閉制御するものである。具体的に
は第７図に示すようにＮＯＲゲート６−１と、ＯＲゲー
ト６−２とて構　Ｑ 成され、上記出力信号Ｐ、　Ｏ，Ｈのいずれか１つでも
満足しないとＮＯＲゲート６−１が開かず、データ信号
りを通過させないように制御する。いいかえれば、第２
図ａ、　　ｂ、　　Ｃから明らかなように正しいＰＣＭ
信号フォーマット通りであれば水平同期信号幅（ｉ−ｉ
の区間）が１３ビツト、その始端ｉとデータ同期信号ま
での区間のデータはすべて零であるから、これを水平同
期信号幅検出回路１６、データ零検出回路１４で検出し
、これらがフォーマット通りであればデータ信号開閉回
路を開いてデータ信号りを通過させ、正しくないと′き
には遮断することにより、後段でのデータ同期信号の検
出を行なうかどうかをゲート制御するものである。なお
、連続ミューティングカウンタ回路１６は、ミューティ
ング回路４からの信号Ｍに基づき、連続してデータ信号
開閉回路６がデータ信号りを遮断しないよう、データ信
号開閉回路６を開くように制御するだめのものである。

上記データ零検出回路１４、水平同期信号幅検出回路１
６、連続ミューティングカウンタ回路１６１１ は、入力されたデータ信号および同期信号に基づいて、
入力されたＰＣＭ信号がＰＣＭ信号フォーマット通りで
あるか否かを検出するＰＣＭ信号フォーマット検出手段
を構成しており、上記各−１路１４．１５．１６はそれ
ぞれ第１６図、第１７図。

第１８図のような回路で構成できる。

、第１６図において、１４−１は単安定マルチバイブレ
ータ、Ｒ１４−１１１４−１はその時定数を決める抵抗
及びコンデンサ、１４−２．１４−３はＯＲゲート及び
ＮＯＲゲート、１４−４はＤ型フリップフロップ、１４
−５．　１４−６はフリップフロップを構成するＮＯＲ
ゲートである。

第１７図において、１６−１は単安定マルチバイブレー
タ、Ｒ１６−１１１５−１はその時定数を決定する抵抗
及びコンデンサ、１５−２はインバータ、１ｓ−３，１
ｓ−４はＯＲゲ−ト及びＮＯＲゲート、１５−５はＤ型
フリップフロップ、１６−６．１６−７はフリップフロ
ップを構成するＮＯＲゲートである″。

第１８図において、１６−１はＡＮＤゲート、１６−２
．１６−３は単安定マルチバイブレータ、Ｒ１６−１・
Ｃ１６−１・Ｒ１６−２・Ｃ１６−２はその時定数を決
める抵抗及びコンデンサである。

データ同期信号検出回路６（第３図）は、データ信号開
閉回路６の出力信号Ｑの中のデータ同期信号（−１０１
０″）を検出するものであり、具体的には第８図に示す
ようにＤ型フリップフロップ回路６−１〜６−７とＮＯ
Ｒゲート６−４で構成することができる。

水平同期信号とデータ同期信号の相対関係を判定するビ
ット判定回路７は、クロック信号Ｈと、データ同期信号
検出回路６の出力するデータ同期信号Ｒと、水平同期信
号検出回路１３の出力する水平同期信号Ｔを入力として
、水平同期信号とデータ同期信号の間（ｉ−ｍまたはｊ
ｘｍ）が正しいピット数であるか否か、誤っている場合
にはどの程度誤っているかを判定するものであり、具体
的には第９図のような回路で構成できる。

第９図において、７−１はＯＲゲート、７−２゜７−３
はフリップフロップを構成するＮＯＲゲー　３ ト、７−４は単安定マルチ・くイブレータ、Ｒ７−１゜
Ｃ７−１はその時定数を決める抵抗及びコンデンサ、７
−６はＮＯＲゲート、７−６〜７−１０はＤ型フリップ
フロップである。これらのＤ型フリップフロップ７−６
〜７−１０はカウンタを構成しておりＵ１〜Ｕ８からカ
ウント結果が出力され、これが水平同期信号発生回路８
に伝送される。

水平同期信号発生回路８は、判定回路７での判定結果に
基づいて、正しいときには正しい！ｆ、まの水平同期信
号Ｉを発生し、誤っているときには正しく訂正した水平
同期信号工を発生する水平同期信号発生回路であり、訂
正可能な範囲を＋１ビツトとした場合には第１０図のよ
うな回路で構成できる。なお、前述のよ、うにこの実施
例において水平同期信号発生回路８はミューティング制
御信号Ｌ（Ｌｌ、Ｌ２．Ｌ３）を発生する機能も備えて
いる。

第１０図において、８−１．　８−２．　８−３は、判
定回路７からの信号Ｕ（Ｕ１〜Ｕ８）を入力とし、それ
ぞれ水平同期信号が正しい位置から＋１ビツトずれてい
るとき、正しいとき（０ビツトずれて・　１４ いるとき）、−１ビツトずれているときを検出するＮＯ
Ｒゲート、８−４〜Ｂ−６はＤ型フリップフロップ、８
−７．８−９はＮＯＲゲー）及びＯＲゲー）、８−９は
単安定マノＣチバイブレータ、８−１１８−１はその時
定数を決める抵抗及びコＣ ンデンサ、８−１０〜８−１３はトライスゲート回路、
８−１４はインバータ回路である。

制御ブロック検出回路９は、り自ツク信号Ｈとデータ信
号りと後述する垂直同期信号等化パルス信号制御回路１
２の出力Ｙを入力として、第１図に示した制御ブロック
を検出するものであり、具体的には第１１図のような回
路で構成できる。第１１図において、９−２〜９−６．
９−９はＤ型フリップフロップ、９−１１は４ピツトシ
フトレジスタ、９−１２は単安定マルチバイブレータ、
ＲＣはその時定数を決定する抵抗及び ９−１１９−１ −ｙ７デンサ、９−１はＯＲゲート、９−６．　９−７
はエクスクル−シブＯＲゲート、９−８はＮＯＲゲート
である。

データブロック制御回路１０は、上記制御ブロ１６ ノク検出回路９の出力Ｗと、クロック信号Ｈと、垂直同
期信号検出回路１１からの垂直同期信号Ｘを入力として
、前述の水平同期信号発生回路８０制御信号■及び制御
回路１２の制御信号Ｚを出力するものであり、第１２図
のように、フリップ７０ツブを構成するＮＯＲゲート１
０−１．１０−２と、ＯＲゲー）１０−３と、インバー
タ１ｏ−４と、Ｄ型フリップフリップ１ｏ−６で構成で
きる。

上記制御ブロック検出回路９とデータブロック制御回路
１０は、訂正処理する水平同期信号が第１図に示したデ
ータブロックの信号のみであるから、データブロックに
おいてのみ水平同期信号の訂正処理を行ない、その他の
期間では訂正処理を行なわないようにすることによって
、誤動作を防止するために設けたものである。

垂直同期信号検出回路１１は、第１図に示した垂直同期
信号を検出するものであり、具体的には第１３図のよう
な回路で構成できる。第１３図において、１１−１は４
ビレトカウンタ、１１−３゜１１−６はＤ型７リツプフ
ロツプ、１１−６は単１１間昭５８−　　３７８２４　
　（５）安定マルチバイブレータ、Ｒ１１−１１Ｃ１１
−１はその時定数を決定する抵抗及びコンデンサであり
、第１図ｃ、　ｄに示した垂直同期信号部の長さを検出
して検出出力Ｘを出力するものである。

垂直同期信号等化パルス信号制御回路１２は、第１図に
示した垂直同期信号及び等化パルス信号を検出し、上記
制御ブロック検出回路９及び水平同期信号検出回路１３
を制御する信号Ｙ、を出力するものであり、具体的には
第１４図のような回路で構成できる。第１４図において
１２−１．１２−２はフリップフロップを構成するＮＯ
Ｒゲート、１２−３は単安定マルチバイブレータ、Ｒ１
２−１’１２−１はその時定数を決定する抵抗及びコン
デンサである。

水平同期信号検出回路１３は第２図に示す水平同期信号
を検出するもので、具体的には第１６図に示すようにＯ
Ｒゲート１３−１、シフトレジスター　３−２、その出
力の論理和をとるＯＲゲート１３−４と、インバーター
３−３で構成することができ、ＯＲゲート１３−４から
水平同期信号検　７ 出出力Ｔが判定回路７、データ零検出回路１４、水平同
期信号幅検出回路１６、水平同期信号発生回路８に供給
される。

次に上記実施例の動作を説明する。

入力端子Ａ、　　Ｂに印加されたデータ信号及び同期信
号はそれぞれデータ信号遅延回路１及び同期信号遅延回
路２に供給されて所定時間遅延される。

一方データ信号りはデータ信号開閉回路６のＮＯＲゲー
ト６−１にも供給される。そしてＰＣＭ信号フォーマッ
ト検出手段１４〜１６でＰＣＭ信号フォーマット通りの
信号であると判断された場合には、それらの出力Ｎ、　
Ｏ，Ｐがすべて“０”になり、ＯＲゲート６−２の出力
は“０”になる。

このためＮＯＲゲート６−１が開き、データ信号りが出
力Ｑとして出力される。Ｎ、　　Ｏ，Ｐのいずれか１つ
でも”１　″になるとＮＯＲゲー１−６−１が閉じ、デ
ータ信号りは遮断される。

このデータ信号開閉回路６の出力Ｑは、第８図に示すよ
うにデータ同期信号検出回路６のＤ型フリップ７０ツブ
６−１に供給され、３個のＤ型フ）　巳 リップフロップ６−１〜６−３とＮＯＲゲート６−４の
働きにより、入力されたデータ信号Ｑの中のデータ同期
信号（”１ｏ１０″）を検出し、データ同期信号Ｒを出
力する。

このデータ同期信号Ｒは、第９図に示す判定回路７のＯ
Ｒゲート７−１に供給され、水平同期信号検出回路１４
の出力する水平同期信号Ｔの立上りからデータ同期信号
Ｒが入力されるまでの期間ＮＯＲゲート７−６を開き、
クロック信号Ｈをカウンター７−６〜７−１０へ導くこ
とにより、水平同期信号Ｔからデータ同期信号Ｒまでの
期間をカウントする。そのカウント結果はＵ１〜Ｕ８の
Ｕ信号に蓄積されている。なお、ξ信号は水平同期信号
Ｔからある期間後、即ち“１ｏ１ｏ”のデータ同期信号
が検出されるべき期間後に発生する信号で、上記カウン
タ７−６〜７−１０をリセットさせる信号である。

本発明のビット判定回路７の出力信号Ｕは第１０図の水
平同期信号発生回路のＵ１〜Ｕ８へ供給され、正規のＰ
ＣＭフォーマントに対して水平同期信号１９ が−１ビツトずれている場合をＮＯＲゲート８−１によ
って正規の水平同期信号の場合をＮＯＲゲ−）８−２に
よって、正規のＰＣＭフォーマットに対して水平同期信
号が＋１ビツトずれている場合を８−３によってそれぞ
れ検出し、これらのＮＯＲゲート８−１〜８−３の出力
が第９図に示す信号Ｓをクロック信号としてフリップフ
ロップ８−４〜８−６に蓄えられる。なお、信号Ｓはデ
ータ同期信号Ｒ印加時に０”から”１　″になる信号で
ある。

この動作を更に詳しく説明すると、例えば−１ビツトず
れている場合、ＮＯＲゲート８−１の出力が１　”とな
り、ＮＯＲゲート８−２．　８−３の出力は０”である
ため、フリップフロップ８−４の出力Ｑが“ｏ″となり
、トライステートゲート回路８−１０が開き、■、がＩ
へ出力される。

当然この場合、フリップフロップ８−６の出力Ｑ１フリ
ップフロップ８−６の出力Ｑが”１　″である−ため、
トライステートゲート回路８−１１．８−１２は閉じて
いる。なお、トライステートゲート特開昭５８−　３７
８２４　（６） 回路８−１０〜８−１３が閉じているということは、こ
れらのトライステートゲート出力がフローティングライ
ンになっていることを意味している。

−１ビツトずれている場合、第６図で示したようにＮＯ
Ｒゲート４−１の入力信号Ｌ１が“１　″であるため、
Ｍは“０″、よってγは“１　＃となりトライステート
ゲート回路８−１３は閉じている。

同様の動作によって０ピツトずれている場合（正しい場
合）には工、が■へ出力され、＋１ビツトずれている場
合にはＩ３が１へ出力される。ＮＯＲゲート８−７、Ｏ
Ｒゲート８−８はフリップフロップ８−４〜８−６のク
リア端子、プリセラ）・端子へ印加する信号を発生させ
る。

このようにして発生された水平同期信号発生回路出力信
号■は、前述の第６図に示した同期信号遅延回路３の１
へ印加され、Ｄ型フリップフロップ３−１によって遅延
され、信号にとして出力される。この信号には第６図の
ＡＮＤゲート４−３の一方の入力端に印加される。一方
策１０図に示す信号Ｌ１．Ｌ２．Ｌ３は第６図に示すミ
ューティン１ グ回路４のＮＯＲゲート４−１の入力端に印加される。

ここでＬｌ、Ｌ２．Ｌ３のいずれか１つが１″のとき、
すなわちデータと同期信号の関係が±１１ピツト内でず
れるか、または正しい場合、その出力Ｍは“０″となる
。するとγは“１　″であり、ＡＮＤゲート４−３が開
いて信号Ｋがそのまま信号Ｇとして出力され、訂正され
た、あるいは正しい水平同期信号がそのまま、信号Ｇと
して出力される。もし、Ｌｌ、Ｌ２．Ｌ３が全て“０″
の場合、すなわち、データと同期信号の関係が＋２ビツ
ト以上ずれている場合、Ｍが１　″、γが０”となり、
信号Ｇは常にＯ“となり、信号Ｋをミューティングする
。

第１１図に示す制御ブロック検出回路９のＯＲゲート９
−１には、データ信号発生回路１８からのデータ信号り
と、垂直同期信号、等化パルス信号制御回路１２からの
出力信号Ｙとが入力され、制御ブロック内にＰＣＭフォ
ーマット規格で決められて入っている“１１０ｏ”ビッ
トパターンをクロック信号Ｈに基づいてフリップフロッ
プ９−２２ 〜９−６及びゲート回路９−６〜９−８及びフリップフ
ロップ９−９、ゲート回路９−９により検出し、その“
１１００”パターンのくり返えしをカウンタ９−１１で
検出し、その出力を単安定マルチバイブレータ９−１２
へ入力し、出力信号Ｗを得る。

第１２図はデータブロック制御回路１０を示すものであ
り、前述の制御ブロック検出回路９の出力信号Ｗと後述
の垂直同期信号検出回路１１の出力Ｘとを入力とし、Ｎ
ＯＲゲート１０−１．１０−２で構成されたフリップフ
ロップを動作させる。

■４．ｖ２はＯＲゲー）１０−３の出力信号であり、垂
直同期信号入力時にＸが１　″となり、ｖｌが”１　″
、ｖ２が“０″となる。この状態は信号Ｗが印加される
まで続き、第１０図に示す水平同期信号発生回路８が、
ＰＣＭ信号中のＰＣＭデータ信号部においてのみ動作す
るようにしたものである。

第１３図に示す垂直同期信号検出回路１１は、クロック
信号Ｈ及び入力端子Ｂに印加される同１υｊ２３ 信号Ｂ（これは同期信号発生回路１９の出力信号Ｅでも
よい）を入力として、第１図ｃ、　　ｄに示す垂直同期
信号の゛０″０″を計数することにより垂直同期信号の
検出を行なっている。１１−１は“０”期間カウンター
であり、単安定マルチバイブレータ１１−６、Ｄ型フリ
ップフロップ回路１１−６により、一度垂直同期信号を
検出するとその検出をゲー）１１−７の出力で閉じるよ
う構成している。

第１４図に示す垂直同期信号、等化パルス信号制御回路
１２は前述の垂直同期信号検出回路１１の出力信号Ｘと
、データブロック制御回路９の出力信号とを入力として
、上記信号Ｘ入力端一定時間信号Ｙを発生させるもので
ある。

第１６図に示す水平同期信号検出回路１３は、前述の信
号Ｙと同期信号Ｅとを入力とするＯＲゲート１３−１の
出力信号をフリップフロップ１３−２へ印加し、水平同
期信号をクロック信号Ｈで計数処理し、水平同期信号検
出出力Ｔを発生するものである。なおデータブロック期
間は信号Ｙが特開昭５８−　３７８２４（７） ”０″となり、剤数を行−なわない。

第１６図に示すデータ零検出回＊１４は、水平同期信号
検出出力Ｔで単安５’ｔマルチバイブレータ１４−１を
動作させ、第２図に示すｍ１ビット位置まで単安定マル
チバイブレータ１４−１から出力Ｑを出力し、その期間
、データ信号Ｅとクロック信号Ｈとにより、データが零
である時にはＯＲゲート１４−２の出力を“０”とし、
Ｄ型フリップ７０ツブ１４−４の出力Ｑを“０”とする
。その後、データ紳期信号検出信号ζが第９図に示す判
定回路１７から印加される。その結果、上記の如く、デ
ータが水平同期信号検出出力Ｔから判定回路出力まで零
であると、出力Ｐは０″となり、もし、その期間にデー
タが“１　″になる部分があると、Ｄ型フリップフロッ
プ１４−４の出力Ｑは′１　＃となり、出力Ｐは“１　
″となる。

第１７図に示す水平同期信号幅検出回路１６は、単安定
マルチバイブレータ１６−１により、水平同期信号検出
出力Ｔが発生してから第２図にｊで示ス期間まで単安定
マルチバイブレークパー１の６ 出力Ｑを“０”にし、その期間、同期信号Ｅ及びクロッ
ク信号ＨをＯＲゲートフロー３、ＮＯＲゲート１Ｂ−４
に印加させる。−上記Ｔから１までの期間゛０”である
と、Ｄ型フリップ７０ツブ１６−６のＤ入力は“０″と
なり、信号ξが印加されている間、出力ＯＦｉ″Ｏ″と
なる。

一方、もし、上記Ｔから１までの期間水平同期信号の幅
が足りなく、１″であると、Ｄ型フリップフロップ１６
−６のＤ入力は１”となり、出力Ｏは”１＃となる。な
お、ここではＴから１までを水平同期信号の幅として検
出しているが、」よりも数ビット短かく設定しても実際
には問題無い。

第１８図に示す連続ミューティングカウンタ回路１６は
、第６図に示すミューティング回路４からの信号Ｍが”
１″として印加された後、約１水平期藺後に単安定マル
チバイブレータ１６−３の出力ＱをＯ”にする。これに
より、次の水平期間では出力Ｎが“０″とをる。、Ｌｋ
がりてミコーティング回路４からの信号Ｍが１″の期間
が２２６　・、 回連続しても、信号Ｎは１回目め１水平期間のみ“１′
″になるが次の１水平期間では′０＃（−なる。

なお、上記実施例では水平同期信号とデータ同期信号の
間が＋１ビツトずれているときに訂正を行ない、±２ビ
ット以上ずれたときにミューティングをかけるようにし
たが、たとえば第１０図に示すＮＯＲゲート８−１〜Ｂ
−３の数を増やし、これに応じてＤ型フリップフロップ
８−４〜８−６の数を増やすなどすれば、±２ビット以
上ずれた場合の訂正も容易に行なえる。このような回路
変更は当業者にとって自明であるから、ここでの詳しい
説明は省略する。

また、上記実施例では５２６本ラインのＮＴ　ＳＣ方式
の標準テレビジョン信号に準拠したＰＣＭ信号について
説明したが、６２６本ラインのＰＡＬ・ＳＥＣＡＭ方式
の標準テレビジョン信号に準拠したＰＣＭ信号について
も、同様に実施できることはいうまでもない。

以上のように本発明はＰＣＭ信号中の水平同期信号とデ
ータ同期信号の間のビット数を判定し、２７ これが予め定められたビット数であると判断された場合
には再生された水平同期信号をそのま丑信号処理系に伝
送し、上記ビット数が予め定められた所定の範囲内で誤
っていると判定された場合には誤った水平同期信号を正
しい水平同期信号に訂正して信号処理系に伝送するよう
にしたものであるから、ＰＣＭ信号再生時の水平同期信
号の乱れによる雑音の発生を確実に防止し、きわめて高
品位な再生を可能にするものである。

【図面の簡単な説明】

第１図ａ−ｄ、第２図ａ−ＣはＰＣＭ信号のフォーマッ
トを示す図、第３図は本発明の一実施例を示すブロック
図、第４図〜第１８図は第３図の各部の具体構成を示す
ブロック図である。 １・・・・・・データ信号遅延回路、２．３・・・・・
・同期信号遅延回路、４・・・・・・ミューゲ４フフ回
路、６・・・・・−データ信号開閉回路、６・・・・・
・データ同期信号検出回路、７・・・・・・判定回路、
８・・・・・・水平同期信号発生回路及びミューティン
グ制御信号発生回路、９・・・・・・制御ブロック検出
回路、１ｏ・・・・・・データブロック制御回路、１１
・・・・・・垂直同期信号検出回路、１２・・・・・・
垂直同期信号、等化パルス信号制御回路、１３・・・・
・・水平同期信号検出回路、１４・・・・・・データ零
検出回路、１６・・・・・・水平同期信号幅検出回路、
１６・・・・・・連続ミューティングカウンタ回路、１
７・・・・・・クロック再生回路、１８・・・・・・デ
ータ信号発生１ｉ１１路、１９・・・・・・同期信号発
生回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名偽　
６　ｍ ４ Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　Ｊ１８図 し−一−−−−−−Ｊ

Claims (1)

【特許請求の範囲】
1. 標準テレビジョン信号に準拠したＰＣＭ信号中の水平同
   期信号とデータ同期信号の間が予め定められたビット数
   であるとき、および上記ビット数から±ｎ　（ｎ＝１．
   ２．３・・・・・・）ビットずれているときにそれぞれ
   駆動される複数の論理回路と、上記各論理回路の出力に
   より開閉制御される複数のゲート手段とを備え、上記ビ
   ット数のずれに応じて上記各論理回路の出力で対応する
   ゲート回路を開き、各ゲート回路の入力側に供給されて
   いる正しい水平同期信号を出力するようにしたことを特
   徴とするＰＣＭ録音再生装置の水平同期信号発生回路。