JPH024071B2

JPH024071B2 -

Info

Publication number: JPH024071B2
Application number: JP57058879A
Authority: JP
Inventors: Yutaka Hirota; Takashi Eguchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-04-07
Filing date: 1982-04-07
Publication date: 1990-01-25
Also published as: JPS5837820A

Description

【発明の詳細な説明】本発明はビデオテープレコーダ（以下VTRと
呼ぶ）又はその一部を利用して、標準テレビジヨ
ン信号に準拠したPCM信号を録音再生するPCM
録音再生装置に用いる連続ミユーテイングカウン
タ回路に関し、PCM信号中の水中同期信号とデ
ータ信号とが予め定められたビツト数以上ずれて
いるときにミユーテイング用の信号を発生し、こ
の信号によつてPCM信号再生系を開閉制御する
ようにするとともに、上記水平同期信号とデータ
信号の間が予め定められたビツト以上ずれた状態
が２回以上連続した場合、１回目の水平期間のみ
ミユーテイング用の信号を発生することにより、
PCM信号再生系が連続的に開閉されるのを防止
するようにしたものである。

以下、本発明の一実施例を図面とともに説明す
る。

まず、日本電子機械工業会で決められた民生用
PCMエンコーダ・デコータフイルムに示された
PCM信号フオーマツトについて第１図，第２図
とともに説明する。

第１図ａは奇数フイールド、第１図ｂは偶数フ
イールドの信号配列を示すものであり、それぞれ
３Ｈ（Ｈは１水平信号期間）の垂直同期信号と、
その前後３Ｈづつの等化パルス信号と、１Ｈの制
御ブロツクと、２４５Ｈのデータブロツクとを備
えており、第１図ａの奇数フイールドの場合には
PCMデータ信号の終端から７５Ｈ経過後に、ま
た第１図ｂの偶数フイールドの場合にはPCMデ
ータ信号の終端から７Ｈ経過後に、それぞれ等化
パルス信号が現れる。第１図ｃ，ｄはそれぞれ第
１図ａ，ｂの垂直同期信号、等化パルス信号の群
細を示したものである。

一方、第２図ａはPCM信号フオーマツトの水
平信号部のビツト単位の信号配列を示すものであ
り、４ビツトの白基準信号のあとに５ビツトあけ
て13ビツトの水平同期信号が配置され、その後13
ビツトあけて、４ビツト（“1010”）のデータ同期
信号が配置され、ここから128ビツトのPCMデー
タ信号が配置され、さらに１ビツトあけて次の白
基準信号が配置されている。したがつて第２図ａ
にも示すように１水平信号区間は168ビツトで構
成されている。

第２図ｂ，ｃは、それぞれ第２図ａに示す
PCM信号をレベルｋでスライスして得たデータ
信号と、レベル１でスライスして得た同期信号を
示すものである。なお、データ信号とはデータ同
期信号とPCMデータ信号を含むものとする。

第３図は本発明を用いた一実施例の全体構成を
示し、第４図〜第１８図は第３図の各ブロツクの
具体構成を示すものである。以下第３図〜第１８
図にそつてこの実施例の構成を説明する。

第３図において、Ａは第２図ｂに示したデータ
信号の印加される入力端子、Ｂは第２図ｃに示し
た同期信号の印加される入力端子、Ｃはマスター
クロツク信号の入力端子である。１７は入力端子
Ａに印加されたデータ信号と入力端子Ｃに印加さ
れたマスタークロツク信号とに基づいてPCM信
号打抜き用のクロツク信号Ｈを発生するクロツク
信号発生回路である。１８はクロツク信号Ｈによ
つて入力端子Ａに印加されたデータ信号を打抜き
デイジタル化されたデータ信号Ｄを発生するデー
タ信号発生回路、１９はクロツク信号Ｈによつて
入力端子Ｂに印加された同期信号を打抜き、デイ
ジタル化された同期信号Ｅを発生する同期信号発
生回路である。

データ信号遅延回路１は、データ信号Ｄとクロ
ツク信号Ｈを入力とし、データ信号Ｄを所定ビツ
ト遅延させるものであり、その出力信号は出力端
子Ｆを介して後段のデイジタル信号処理部（図示
せず）へ導かれる。このデータ信号遅延回路１は
第４図に示すように、継続接続された８ビツトの
シフトレジスタ１―１，１―２，１―３，１―４
で構成することができ、各シフトレジスタ１―１
〜１―４のクロツク端子CKにクロツク信号Ｈを
印加することにより、データ信号Ｄを所定ビツト
遅延させる。

同期信号遅延回路２は、同期信号Ｅとクロツク
信号Ｈを入力とし、同期信号Ｅを所定ビツト遅延
させるものであり、その出力信号Ｉは後述する水
平同期信号発生回路８に供給される。同期信号遅
延回路３は、水平同期信号発生回路８の出力信号
Ｊとクロツク信号Ｈに基づいて、水平同期信号発
生回路８の出力信号Ｊを所定ビツト遅延させるも
のである。

これらの同期信号遅延回路２，３は第５図に示
すように、８ビツトのシフトレジスタ２―１，２
―２，２―３とＤ型フリツプフロツプ２―４，３
―１を継続接続したもので構成され、各シフトレ
ジスタ２―１〜２―３、Ｄ型フリツプフロツプ２
―４，３―１のクロツク端子CKにクロツク信号
Ｈを供給し、シフトレジスタ２―１のAB入力端
子に同期信号Ｅを供給することにより、Ｄ型フリ
ツプフロツプ２―４，３―１の図示の端子から出
力信号Ｉ（I₁とI₂とI₃）の出力信号Ｋを出力するも
のである。なお、この実施例では２つの同期信号
遅延回路２，３を用いているが、これら全体でひ
とつの同期信号遅延手段を構成している。要する
にデータ信号遅延回路１と同期信号遅延回路２，
３の遅延段数を等しくし、これらで後述する水平
同期信号の誤り訂正に必要な時間だけデータ信号
と同期信号を遅延させればよい。

ミユーテイング制御回路４は、水平同期信号発
生回路８の出力信号Ｊを同期信号遅延回路３を介
して得た水平同期信号Ｋを入力とし、水平同期信
号発生回路（後述するようにミユーテイング制御
信号発生回路としての機能も含まれている）８の
出力するミユーテイング制御信号Ｌに基づいて上
記入力信号Ｋを断続制御するものであり、その出
力信号は出力端子Ｇを介して後段のデイジタル信
号処理部へ導かれ、前述の出力端子Ｆからのデー
タ信号の再生処理に使用される。このミユーテイ
ング回路４は、水平同期信号の位置がデータ信号
との相対関係において正規の位置から著しく変化
している場合に、この誤つた水平同期信号を遮断
してデイジタル信号処理部へ伝送されないように
制御し、それ以外のときには正しい。あるいは正
しく訂正された水平同期信号をデイジタル信号処
理部へ伝送するように制御するものである。

このミユーテイング回路４は、第６図に示すよ
うに、水平同期信号発生回路８の出力信号Ｌ
（L₁，L₂，L₃）を入力とするNORゲート４―１
と、その出力を反転するインバータ４―２と、同
期信号遅延回路３の出力する同期信号Ｋとインバ
ータ４―２の出力信号を入力とするANDゲート
４―３とで構成されており、各ゲート４―１，４
―２，４―３から出力信号Ｇ，Ｊ，Ｍが出力され
る。

データ信号開閉回路５は、データ零検出回路１
４の出力信号Ｐ、水平同期信号幅検出回路１５の
出力信号０、連続ミユーテイングカウンタ回路１
６の出力信号Ｎにより、データ信号Ｄを開閉制御
するものである。具体的には第７図に示すように
NORゲート５―１と、ORゲート５―２とで構成
され、上記出力信号Ｐ，Ｏ，Ｎのいずれか１つで
も満足しないとNORゲート５―１が開かず、デ
ータ信号Ｄを通過させないように制御する。いい
かえれば、第２図ａ，ｂ，ｃから明らかなように
正しいPCM信号フオーマツト通りであれば水平
同期信号幅（ｉ〜ｊの区間）が13ビツト、その始
端ｉとデータ同期信号までの区間のデータはすべ
て零であるから、これを水平同期信幅検出回路１
５、データ零検出回路１４で検出し、これらがフ
オーマツト通りであればデータ信号開閉回路を開
いてデータ信号Ｄを通過させ、正しくないときに
は遮断することにより、後段でのデータ同期信号
の検出を行なうかどうかをゲート制御するもので
ある。

上記データ零検出回路１４、水平同期信号幅検
出回路１５、連続ミユーテイングカウンタ回路１
６は、入力されたデータ信号および同期信号に基
づいて、入力されたPCM信号がPCM信号フオー
マツト通りであるか否かを検出するPCM信号フ
オーマツト検出手段を構成しており、上記各回路
１４，１５，１６はそれぞれ第１６図，第１７
図，第１８図のような回路で構成できる。

第１６図において、１４―１は単安定マルチバ
イブレータ、R_14-1，C_14-1はその時定数を決める
抵抗及びコンデンサ、１４―２，１４―３はOR
ゲート及びNORゲート、１４―４はＤ型フリツ
プフロツプ、１４―５，１４―６はフリツプフロ
ツプを構成するNORゲートである。

第１７図において、１５―１は単安定マルチバ
イブレータ、R₁₅―₁，C₁₅―₁はその特定数を決定
する抵抗及びコンデンサ、１５―２はインバー
タ、１５―３，１５―４はORゲート及びNORゲ
ート、１５―５はＤ型フリツプフロツプ、１５―
６，１５―７はフリツプフロツプを構成する
NORゲートである。

第１８図において、１６―１はANDゲート、
１６―２，１６―３は単安定マルチバイブレー
タ、R₁₆―₁，C₁₆―₁，R₁₆―₂，C₁₆―₂はその時定
数を決める抵抗及びコンデンサである。

データ同期信号検出回路６（第３図）は、デー
タ信号開閉回路５の出力信号Ｑの中のデータ同期
信号（“1010”）を検出するものであり、具体的に
は第８図に示すようにＤ型フリツプフロツプ回路
６―１〜６―７とNORゲート６―４で構成する
ことができる。

水平同期信号とデータ同期信号の相対関係を判
定するビツト判定回路７は、クロツク信号Ｈと、
データ同期信号検出回路６の出力するデータ同期
信号Ｒと、水平同期信号検出回路１３の出力する
水平同期信号Ｔを入力として、水平同期信号とデ
ータ同期信号の間（ｉ〜ｍまたはｊ〜ｍ）が正し
いビツト数であるか否か、誤つている場合にはど
の程度誤つているかを判定するものであり、具体
的には第９図のような回路で構成できる。

第９図において、７―１はORゲート、７―
２，７―３はフリツプフロツプを構成するNOR
ゲート、７―４は単安定マルチバイブレータ、
R₇―₁，C₇―₁はその時定数を決める抵抗及びコン
デンサ、７―５はNORゲート、７―６〜７―１
０はＤ型フリツプフロツプである。これらのＤ型
フリツプフロツプ７―６〜７―１０はカウンタを
構成しておりU₁〜U₈からカウンタ結果が出力さ
れ、これが水平同期信号発生回路８に伝送され
る。

水平同期信号発生回路８は、判定回路７での判
定結果に基づいて、正しいときには正しいままの
水平同期信号Ｊを発生し、誤つているときには正
しく訂正した水平同期信号Ｊを発生する水平同期
信号発生回路であり、訂正可能な範囲を±１ビツ
トとした場合には第１０図のような回路で構成で
きる。なお、前述のようにこの実施例において水
平同期信号発生回路８はミユーテイング制御信号
Ｌ（L₁，L₂，L₃）を発生する機能も備えている。

第１０図において、８―１，８―２，８―３
は、判定回路７からの信号Ｕ（U₁〜U₈）を入力と
し、それぞれ水平同期信号が正しい位置から＋１
ビツトずれているとき、正しいとき（０ビツトず
れているとき）、−１ビツトずれているときを検出
するNORゲート、８―４〜８―６はＤ型フリツ
プフロツプ、８―７，８―８はNORゲート及び
ORゲート、８―９は単安定マルチバイブレー
タ、R₈―₁，C₈―₁はその時定数を決める抵抗及び
コンデンサ、８―１０〜８―１３はトライステー
トゲート回路、８―１４はインバータ回路であ
る。

制御ブロツク検出回路９は、クロツク信号Ｈと
データ信号Ｄと後述する垂直同期信号等化パルス
信号制御回路１２の出力Ｙを入力として、第１図
に示した制御ブロツクを検出するものであり、具
体的には第１１図のような回路で構成できる。第
１１図において、９―２〜９―５，９―９はＤ型
フリツプフロツプ、９―１１は４ビツトシフトレ
ジスタ、９―１２は単安定マルチバイブレータ、
R₉―₁，C₉―₁はその時定数を決定する抵抗及びコ
ンデンサ、９―１はORゲート、９―６，９―７
はエクスクルーシブORゲート、９―６はNORゲ
ートである。

データブロツク制御回路１０は、上記制御ブロ
ツク検出回路９の出力Ｗと、クロツク信号Ｈと、
垂直同期信号検出回路１１からの垂直同期信号Ｘ
を入力として、前述の水平同期信号発生回路８の
制御信号Ｖ及び制御回路１２の制御信号Ｚを出力
するものであり、第１２図のように、フリツプフ
ロツプを構成するNORゲート１０―１，１０―
２と、ORゲート１０―３と、インバータ１０―
４と、Ｄ型フリツプフロツプ１０―５で構成でき
る。

上記制御ブロツク検出回路９とデータブロツク
制御回路１０は、訂正処理する水平同期信号が第
１図に示したデータブロツクの信号のみであるか
ら、データブロツクにおいてのみ水平同期信号の
訂正処理を行ない、その他の期間では訂正処理を
行なわないようにすることによつて、誤動作を防
止するために設けたものである。

垂直同期信号検出回路１１は、第１図に示した
垂直同期信号を検出するものであり、具体的には
第１３図のような回路で構成できる。第１３図に
おいて、１１―１は４ビツトカウンタ、１１―
３，１１―６はＤ型フリツプフロツプ、１１―５
は単安定マルチバイブレータ、R₁₁―₁，C₁₁―₁は
その時定数を決定する抵抗及びコンデンサであ
り、第１図ｃ，ｄに示した垂直同期信号部の長さ
を検出して検出出力Ｘを出力するものである。

垂直同期信号等化パルス信号制御回路１２は、
第１図に示した垂直同期信号及び等化パルス信号
を検出し、上記制御ブロツク検出回路９及び水平
同期信号検出回路１３を制御する信号Ｙを出力す
るものであり、具体的には第１４図のような回路
で構成できる。第１４図において１２―１，１２
―２はフリツプフロツプを構成するNORゲート、
１２―３は単安定マルチバイブレータ、₁₂―₁，
C₁₂―₁はその時定数を決定する抵抗及びコンデン
サである。

水平同期信号発生回路１３は第２図に示す水平
同期信号を検出するもので、具体的には第１５図
に示すようにORゲート１３―１、シフトレジス
タ１３―２、その出力の論理和をとるORゲート
１３―４と、インバータ１３―３で構成すること
ができ、ORゲート１３―４から水平同期信号検
出出力Ｔが判定回路７、データ零検出回路１４、
水平同期信号幅検出回路１５、水平同期信号発生
回路８に供給される。

次に上記実施例の動作を説明する。

入力端子Ａ，Ｂに印加されたデータ信号及び同
期信号はそれぞれデータ信号遅延回路１及び同期
信号遅延回路２に供給されて所定時間遅延され
る。

一方データ信号Ｄはデータ信号開閉回路５の
NORゲート５―１にも供給される。そしてPCM
信号フオーマツト検出手段１４〜１６でPCM信
号フオーマツト通りの信号であると判断された場
合には、それらの出力Ｎ，Ｏ，Ｐはすべて“０”
になり、ORゲート５―２の出力は“０”にな
る。このためNORゲート５―１が開き、データ
信号Ｄが出力Ｑとして出力される。Ｎ，Ｏ，Ｐの
いずれか１つでも“１”になるとNORゲート５
―１が閉じ、データ信号Ｄは遮断される。

このデータ信号開閉回路５の出力Ｑは、第８図
に示すようにデータ同期信号検出回路６のＤ型フ
リツプフロツプ６―１に供給され、３個のＤ型フ
リツプフロツプ６―１〜６―３とNORゲート６
―４の働きにより、入力されたデータ信号Ｑの中
のデータ同期信号（“1010”）を検出し、データ同
期信号Ｒを出力する。

このデータ同期信号Ｒは、第９図に示す判定回
路７のORゲート７―１に供給され、水平同期信
号検出回路１４の出力する水平同期信号Ｔの立上
りからデータ同期信号Ｒが入力されるまでの期間
NORゲート７―５を開き、クロツク信号Ｈをカ
ウンター７―６〜７―１０へ導くことにより、水
平同期信号Ｔからデータ同期信号Ｒまでの期間を
カウントする。そのカウンタ結果はU₁〜U₈のＵ
信号に蓄積されている。なお、ξ信号は水平同期
信号Ｔからある期間後、即ち“1010”のデータ同
期信号が検出されるべき期間後に発生する信号
で、上記カウンタ７―６〜７―１０をリセツトさ
せる信号である。

上記ビツト判定回路７の出力信号Ｕは第１０図
の水平同期信号発生回路のU₁〜U₈へ供給され、
正規のPCMフオーマツトに対して水平同期信号
が−１ビツトずれている場合をNORゲート８―
１によつて正規の水平同期信号の場合をNORゲ
ート８―２によつて、正規のPCMフオーマツト
に対して水平同期信号が＋１ビツトずれている場
合を８―３によつてそれぞれ検出し、これらの
NORゲート８―１〜８―３の出力が第９図に示
す信号Ｓをクロツク信号としてフリツプフロツプ
８―４〜８―６に蓄えられる。なお、信号Ｓはデ
ータ同期信号Ｒ印加時に“０”から“１”になる
信号である。

この動作を更に詳しく説明すると、例えば−１
ビツトずれている場合、NORゲート８―１の出
力が“１”となり、NORゲート８―２，８―３
の出力は“０”であるため、フリツプフロツプ８
―４の出力が“０”となり、トライステートゲ
ート回路８―１０が開き、I₁がＪへ出力される。
当然この場合、フリツプフロツプ８―５の出力
Q⁵、フリツプフロツプ８―６の出力が“１”
であるため、トライステートゲート回路８―１
１，８―１２は閉じている。なお、トライステー
トゲート回路８―１０〜８―１３が閉じていると
いうことは、これらのトライステートゲート出力
がフローテイングラインになつていることを意味
している。−１ビツトずれている場合、第６図で
示したようにNORゲート４―１の入力信号L₁が
“１”であるため、Ｍは“０”、よつてγは“１”
となりトライステートゲート回路８―１３は閉じ
ている。同様の動作によつて０ビツトずれている
場合（正しい場合）にはI₂がＪへ出力され、＋１
ビツトずれている場合にはI₃がＪへ出力される。
NORゲート８―７、ORゲート８―８はフリツプ
フロツプ８―４〜８―６のクリア端子、プリセツ
ト端子へ印加する信号を発生させる。

このようにして発生させた水平同期信号発生回
路出力信号Ｊは、前述の第５図に示した同期信号
遅延回路３のＪへ印加され、Ｄ型フリツプフロツ
プ３―１によつて遅延され、信号Ｋとして出力さ
れる。この信号Ｋは第６図のANDゲート４―３
の一方の入力端に印加される。一方第１０図に示
す信号L₁，L₂，L₃は第６図に示すミユーテイン
グ回路４のNORゲート４―１の入力端に印加さ
れる。ここでL₁，L₂，L₃のいずれか１つが“１”
のとき、すなわちデータと同期信号の関係が±１
ビツト以内でずれるか、または正しい場合、その
出力Ｍは“０”となる。するとγは“１”であ
り、ANDゲート４―３が開いて信号Ｋがそのま
ま信号Ｇとして出力され、訂正された、あるいは
正しい水平同期信号がそのまま、信号Ｇとして出
力される。もし、L₁，L₂，L₃が全て“０”の場
合、すなわち、データと同期信号の関係が±２ビ
ツト以上ずれている場合、Ｍが“１”、γが“０”
となり、信号Ｇは常に“０”となり、信号Ｋをミ
ユーテイングする。

第１１図に示す制御ブロツク検出回路９のOR
ゲート９―１には、データ信号発生回路１８から
のデータ信号Ｄと、垂直同期信号、等化パルス信
号制御回路１２からの出力信号Ｙとが入力され、
制御ブロツク内にPCMフオーマツト規格で決め
られて入つている。“1100”ビツトパターンをク
ロツク信号Ｈに基づいてフリツプフロツプ９―２
〜９―５及びゲート回路９―６〜９―８及びフリ
ツプフロツプ９―９、ゲート回路９―９により検
出し、その“1100”パターンのくり返えしたカウ
ンタ９―１１で検出し、その出力を単安定マルチ
バイブレータ９―１２へ入力し、出力信号Ｗを得
る。

第１２図はデータブロツク制御回路１０を示す
ものであり、前述の制御ブロツク検出回路９の出
力信号Ｗと後述の垂直同期信号検出回路１１の出
力Ｘとを入力とし、NORゲート１０―１，１０
―２で構成されたフリツプフロツプを動作させ
る。V₁，V₂はORゲート１０―３の出力信号であ
り、垂直同期信号入力時にＸが“１”となり、
V₁が“１”、V₂が“０”となる。この状態は信号
Ｗが印加されるまで続き、第１０図に示す水平同
期信号発生回路８が、PCM信号中のPCMデータ
信号部においてのみ動作するようにしたものであ
る。

第１３図に示す垂直同期信号検出回路１１は、
クロツク信号Ｈ及び入力端子Ｂに印加される同期
信号Ｂ（これは同期信号発生回路１９の出力信号
Ｅでもよい）を入力として、第１図ｃ，ｄに示す
垂直同期信号の“０”期間を計数することにより
垂直同期信号の検出を行なつている。１１―１は
“０”期間カウンタであり、単安定マルチバイブ
レータ１１―５、Ｄ型フリツプフロツプ回路１１
―６により、一度垂直同期信号を検出するとその
検出をゲート１１―７の出力で閉じるよう構成し
ている。

第１４図に示す垂直同期信号、等化パルス信号
制御回路１２は前述の垂直同期信号検出回路１１
の出力信号Ｘと、データブロツク制御回路９の出
力信号とを入力として、上記信号Ｘ入力端一定時
間信号Ｙを発生させるものである。

第１５図に示す水平同期信号検出回路１３は、
前述の信号Ｙと同期信号Ｅとを入力とするORゲ
ート１３―１の出力信号をフリツプフロツプ１３
―２へ印加し、水平同期信号をクロツク信号Ｈで
計数処理し、水平同期信号検出出力Ｔを発生する
ものである。なおデータブロツク期間は信号Ｙが
“０”となり、計数を行なわない。

第１６図に示すデータ零検出回路１４は、水平
同期信号検出出力Ｔで単安定マルチバイブレータ
１４―１を動作させ、第２図に示すm1ビツト位
置まで単安定マルチバイブレータ１４―１から出
力を出力し、その期間、データ信号Ｅとクロツ
ク信号Ｈとにより、データが零である時にはOR
ゲート１４―２の出力を“０”とし、Ｄ型フリツ
プフロツプ１４―４の出力Ｑを“０”とする。そ
の後、データ同期信号検出信号ξが第９図に示す
判定回路１７から印加される。その結果、上記の
如く、データが水平同期信号検出出力Ｔから判定
回路出力まで零であると、出力Ｐは“０”とな
り、もし、その期間にデータが“１”になる部分
があると、Ｄ型フリツプフロツプ１４―４の出力
Ｑは“１”となり、出力Ｐは“１”となる。

第１７図に示す水平同期信号幅検出回路１５
は、単安定マルチバイブレータ１５―１により、
水平同期信号検出出力Ｔが発生してから第２図に
ｊで示す期間まで単安定マルチバイブレータバー
１の出力を“０”にし、その期間、同期信号Ｅ
及びクロツク信号ＨをORゲート１５―３、NOR
ゲート１５―４に印加させる。上記Ｔからｊまで
の期間“０”であると、Ｄ型フリツプフロツプ１
５−５のＤ入力は“０”となり、信号ξが印加さ
れている間、出力０は“０”となる。

一方、もし、上記Ｔからｊまでの期間水平同期
信号の幅が足りなく、“１”であると、Ｄ型フリ
ツプフロツプ１５―５のＤ入力は“１”となり、
出力０は“１”となる。なお、ここではＴからｊ
までを水平同期信号の幅として検出しているが、
ｊよりも数ビツト短かく設定しても実際には問題
無い。

第１８図に示す連続ミユーテイングカウンタ回
路１６は、第６図に示すミユーテイング回路４か
らのミユーテイング制御信号Ｍが“１”として印
加された後、約１水平期間後に単安定マルチバイ
ブレータ１６―３の出力を“０”にする。これ
により、次の水平期間では出力Ｎが“０”とな
る。したがつてミユーテイング回路４からのミユ
ーテイング制御信号Ｍが“１”の期間が２回連続
しても、信号Ｎは１回目の１水平期間のみ“１”
になるが次の１水平期間では“０”になる。すな
わち、この連続ミユーテイングカウンタ回路１６
は、ミユーテイング回路４からのミユーテイング
制御信号Ｍに基づき、連続してデータ信号開閉回
路５がデータ信号Ｄを遮断しないよう、データ信
号開閉回路５を開くように制御するためのもので
ある。

なお、上記実施例では水平同期信号とデータ同
期信号の間が±１ビツトずれているときに訂正を
行ない、±２ビツト以上ずれたときにミユーテイ
ングをかけるようにしたが、たとえば第１０図に
示すNORゲート８１〜８―３の数を増やし、こ
れに応じてＤ型フリツプフロツプ８―４〜８―６
の数を増やすなどすれば、±２ビツト以上ずれた
場合の訂正も容易に行なえる。このような回路変
更に当業者にとつて自明であるから、ここでの詳
しい説明は省略する。

また、上記実施例では525本ラインのNTSC方
式の標準テレビジヨン信号に準拠したPCM信号
について説明したが、625本ラインのPAL・
SECAM方式の標準テレビジヨン信号に準拠した
PCM信号についても、同様に実施できることは
いうまでもない。

以上のように、本発明はPCM信号中の水平同
期信号とデータ同期信号が予め定められたビツト
数以上ずれているときに出力されるミユーテイン
グ制御信号をゲート回路に入力するとともに、こ
のミユーテイング制御信号を所定水平期間遅延し
て、上記ゲート回路に加えることによりこのゲー
ト回路を閉じるようにしたものであるから、上記
水平同期信号とデータ信号が予め定められたビツ
ト数以上ずれた状態が２回以上連続した場合に
も、１回目の１水平期間のみ上記ミユーテイング
制御信号を上記ゲート回路から出力し、それに続
く所定水平期間はミユーテイング制御信号を遮断
することができる。このため上記ミユーテイング
制御信号で、たとえばPCM信号中のデータ信号
伝送路に挿入されたデータ信号開閉回路を開閉制
御する場合にも、最初の１水平期間だけデータ信
号を遮断し、それに続く水平期間はデータ信号を
遮断しないようにすることができ、この遮断され
ないデータ信号を更に別の検出や制御に利用する
等の使い方ができる。

【図面の簡単な説明】

第１図ａ〜ｄ、第２図ａ〜ｃはPCM信号のフ
オーマツトを示す図、第３図は本発明の一実施例
を示すブロツク図、第４図〜第１８図は第３図の
各部の具体構成を示すブロツク図である。１…データ信号遅延回路、２，３…同期信号遅
延回路、４…ミユーテイング回路、５…データ信
号開閉回路、６…データ同期信号検出回路、７…
判定回路、８…水平同期信号発生回路及びミユー
テイング制御信号発生回路、９…制御ブロツク検
出回路、１０…データブロツク制御回路、１１…
垂直同期信号検出回路、１２…垂直同期信号、等
化パルス信号制御回路、１３…水平同期信号検出
回路、１４…データ零検出回路、１５…水平同期
信号幅検出回路、１６…連続ミユーテイングカウ
ンタ回路、１７…クロツク再生回路、１８…デー
タ信号発生回路、９…同期信号発生回路。

Claims

【特許請求の範囲】

１標準テレビジヨン信号に準拠したPCM信号
中の水平同期信号とデータ同期信号とが予め定め
られたビツト数以上ずれている期間、ミユーテイ
ング制御信号が印加されるゲート回路と、上記ミ
ユーテイング制御信号を所定水平期間遅延させる
遅延回路とを備え、上記遅延回路の出力で上記ゲ
ート回路を開閉することにより、最初の１水平期
間のみ上記ゲート回路から上記ミユーテイング制
御信号を出力し、それに続く所定水平期間は上記
ミユーテイング制御信号を遮断するようにしたこ
とを特徴とするPCM録音再生装置の連続ミユー
テイングカウンタ回路。