JPH0133863B2 - - Google Patents
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- JPH0133863B2 JPH0133863B2 JP61155910A JP15591086A JPH0133863B2 JP H0133863 B2 JPH0133863 B2 JP H0133863B2 JP 61155910 A JP61155910 A JP 61155910A JP 15591086 A JP15591086 A JP 15591086A JP H0133863 B2 JPH0133863 B2 JP H0133863B2
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Description
本発明はマイクロプロセツサ用分岐（ブラン
チ）デコーダシステム、より具体的には電子計算
器（カルキユレータ）用分岐デコーダシステムに
関するものである。本明細書では本発明の分岐デ
コーダシステムを使用した完全な電子計算器シス
テムを開示しており、開示した電子計算器は直列
式のワード（語）構成計算器であるが、本発明は
この種の計算器に限定されるものではなくマイク
ロプロセツサに広く適用することができる。 主要な電子機能が単一集積半導体チツプ上に集
積された電子計算機システムに関して、そのよう
なチツプのいくつかが米国特許第3919532号、第
3934233号、第3931507号および第3988604号に示
されている。 これらの先行技術の概念により小型でパーソナ
ルサイズの計算器の大幅なコスト削減が可能とな
つた。これらの製品のコスト削減のために続けら
れている努力の中には、最小半導体チツプ領域を
使用して加算、減算、乗算、除算、二乗算、平方
算、パーセントおよびメモリのオペレーシヨンを
実行できる計算器の開発も含まれている。本明細
書で開示しているチツプは、上記タイプのオペレ
ーシヨンを実行できる手持型あるいは卓上型計算
器に使用でき、非常に小さい半導体チツプとして
作ることができる。 先行技術においては、全分岐アドレスが分岐命
令語の一部として組み入れられた米国特許第
3931507号に示されたような単一命令分岐オペレ
ーシヨンの使用が既に知られている。この場合、
命令語は分岐アドレスよりも長くなければなら
ず、後述する理由によりチツプシリコン領域の利
用は不経済となる。また、米国特許第3919532号
に示されたような相対的アドレツシング技術も知
られている。この場合には、分岐は１つの分岐命
令の実行によりROMの一部内でのみ行なうこと
ができる。さらに、米国特許第3988604号に示さ
れたようにROMをアドレスするのにプログラム
カウンタとページアドレスレジスタの両方を使用
することも知られており、プログラムカウンタ内
のアドレスは分岐命令により変えられROMペー
ジアドレスは別の命令により変えられる。しかし
ながら、この技術は分岐デコーダ論理を複雑にす
る。 命令語は命令語アドレスよりも２ビツト以上長
くなければならないので、分岐アドレスを分岐命
令内に置くことはマイクロプロセツサや計算器の
シリコン領域の使用を不経済にすることが判つ
た。例えば、９ビツト位置を有するプログラムカ
ウンタを使用し512個の命令語を記憶するROM
について考えると、命令を分岐命令として識別し
て例えば条件付分岐を出すには通常さらに２、３
ビツトを要するため、出力される命令語は10ある
いは11ビツトを有さなければならない。しかしな
がら、比較的簡単な計算器において、11あるいは
12ビツト命令語は可能な命令の組をデコードする
のに必要なものより長い。例えば、本明細書に開
示した計算器では、アドレスレジスタは９ビツト
長を有し、命令語は９ビツト長を有し、しかも命
令の全組がデコード可能である。また、米国特許
第3919532号もしくは第3988604号に示された分岐
システムは本明細書に開示したタイプの計算器に
使用できるが、これらの分岐システムは当業者に
は明らかなある欠点を有している。例えば、マイ
クロプロセツサの命令メモリのどこかへ長い分岐
を行なうことが複雑になる。さらに、これら先行
技術のシステムは条件付分岐を行なうことはでき
るが、テストされる条件は単一の予め選択された
ラツチの状態にすぎない。 本発明は電子マイクロプロセツサのキーデバウ
ンス装置に関する。 キーデバウンス装置は、キーボードのキースイ
ツチが動作したとき発生する意図しない二重入力
を防止するために使用される。 従来の電子マイクロプロセツサにおいてもキー
デバウンス装置が使用されていたが、従来のキー
デバウンス装置は、クロツク周波数に依存し、ク
ロツク周波数の狭い範囲でしか動作しなかつた。
そのためキーデバウンス装置を広い周波数範囲で
動作させるために周波数制御装置を付置すること
が必要であつた。 本発明の目的の１つは、電子マイクロプロセツ
サのキーデバウンス装置の改良にある。 本発明の他の１つの目的は、広い周波数帯域に
わたつて信頼性のある動作をする電子マイクロプ
ロセツサのキーデバウンス装置を提供することに
ある。 また本発明の他の１つの目的は、周波数制御装
置を付置することなく動作する電子マイクロプロ
セツサのキーデバウンス装置を実現することにあ
る。 本発明のキーデバウンス装置は150KHzから
800KHzわのクロツク周波数にわたつて効率的な
動作をおこなう。 本発明の上記目的は以下に記載する本発明に従
つて達成される。 本発明の好適実施例においては、分岐論理シス
テムは電子計算器の一部として半導体チツプ上に
設けられている。分岐論理システムは、所与のタ
イミングサイクル中システムの命令メモリから出
力される分岐命令をデコードする分岐論理回路
と、所与のサイミングサイクルに直接続くタイミ
ングサイクル中命令メモリから出力される命令に
従つて命令メモリをアドレスするプログラムカウ
ンタの内容を変更する回路とを備えている。さら
に、好ましくは、分岐デコーダ論理回路が選択さ
れたフラツグラツチの状態によつて分岐の実行を
条件付ける分岐命令内の複数個のビツトに応答す
る。フラツグラツチは前記複数個のビツトのデコ
ーデイングに従つて選択される。さらに、好適実
施例においては、命令メモリから出力される命令
語内のビツト数は命令メモリのアドレスに使用さ
れるプログラムカウンタ内のビツト数に等しい。 本発明自体およびその好適使用モード、その目
的ならびに利点は、本発明の実施例についての添
付図面を参照した以下の詳細な説明から最もよく
理解されるだろう。 第１図には本発明の特徴を採用できるタイプの
ポータブル電子計算器が示されている。計算器１
はキーボード２とデイスプレイ３を有している。
一実施例では、デイスプレイは発光ダイオード、
蛍光管、液晶装置等のアレイもしくはその他の評
示手段による８デジツトまたはキヤラクタで構成
される。デイスプレイの各キヤラクタは従来のセ
グメント区分されたキヤラクタであり、１キヤラ
クタは７セグメントで、小数点表示用のもう１つ
のセグメントが各キヤラクタに設けられている。
キーボード２等の入力手段は１組の数字キー（０
−９）、小数点キー（・）、および複数個の機能キ
ー、例えば加算（＋）、減算（−）、除算（÷）、
乗算（×）、平方根（√）クリア(C)、自乗（X2）
キーを有している。さらに、メモリオペレーシヨ
ン（Ｍ）およびメモリリコール（MR）等のメモ
リ機能も有し得る。 第２図には本発明を具体化した単一チツプ計算
器システムの機能的概略図が示されている。ここ
に示す単一チツプ１０は28ピンパツケージに配置
されている。もちろん、米国特許第3984816号に
あるように例えばデイスプレイを走査する線とキ
ーボードを走査する線とを結合してピン数を減ら
す技術も知られている。しかし、チツプ１０が取
付けられる基板の回路板の設計は、その上の回路
パターンがクロスオーバ点を有さなければ簡単化
できることが判つている。クロスオーバ点を必要
とする場合は、回路板または基板は二重規定配線
あるいは多段配線のジヤンパー線を設けなければ
ならず、いずれも回路板または基板の製作を複雑
にする。第２図から判るように、チツプ１０に28
ピンパツケージを使用することによつてそのよう
なクロスオーバ点の必要性が排除されている。キ
ーボード２は、例えば米国特許第3911234号に示
された方法で、そのようなクロスオーバ点を排除
して作ることができる。 第３図には本発明を具体化した単一チツプ計算
器システムの機能的ブロツク図がチツプ１０上の
種々の回路とともに示されている。種々の回路の
詳細な説明は第８図から２９図に関連して順次行
なうこととし、ここでは基本的なシステムの一般
的な機能説明を第３図に参照して行なう。第３図
において単線で示した接続は複数個の実際のハー
ドウエア相互接続を表わし、説明を用意かつ簡単
にするために単線は複数個の異なる機能を表わす
ものとする。例えば、ROM３０と命令語レジス
タ３３間の広幅線は、本発明の本実施例で使用さ
れる並列データバスを表わすために使用されてい
る。計算器のレジスタＡ−Ｄ，Ａおよび演算ユニ
ツト４０は直列に動作するが、本計算器の多くの
特徴は並列あるいは直列データバスの一方の使用
に限定されるものではないことが注意されるべき
である。 本発明の計算器システムは命令語メモリ好まし
くは命令語ROM３０を有する。ROM３０はプ
ログラムカウンタ３１に記憶された９ビツトアド
レスPC0−PC8に応答し、それによつて９ビツト
命令語R0−R8を出し、該命令語は命令語デコー
ダ論理回路３４および命令語レジスタ３３へ供給
される。プログラムカウンタ３１は通常擬似任意
形式で増分してROM３０をアドレスする。
BRANCH（分岐）、CALL（コール）、RETURN
（リターン）、DONE命令に対応する命令語は命
令語レジスタ３３へロードされないことを除け
ば、命令語レジスタ３３へロードされる命令語I0
−I8はROM３０から出力される命令語R0−R8に
対応する。BRANCH、CALL、RETURN、
DONE命令を受取る代りに、命令語レジスタ制
御および分岐論理回路３５の作動によりNO−
OP（ノーオペレーシヨン）命令がそこへロードさ
れる。命令語デコーダ論理回路３４の
BRANCH、CALL、DONE、RETURN命令を
デコードする部分はROM３０からのR0−R8命令
後に応答し、他の部分は命令語レジスタ３３から
のI0−I8命令語に応答する。さらに、分岐位置の
アドレスに対応しBRANCHあるいはCALL命令
に続く命令語は、分岐ラツチ３６がセツトされて
いるときは命令語レジスタ３３へ入るのを禁止さ
れる。 BRANCH命令に続く分岐アドレス命令語は、
(1)BRANCH命令が無条件BRANCH命令である
場合、あるいは、(2)BRANCH命令が条件付
BRANCH命令であつて条件が満たされている場
合、分岐アドレスとしてプログラムカウンタ３１
へロードされる。命令語レジスタ制御および分岐
論理回路３５は条件付BRANCH命令に遭遇する
と選択されたフラツグラツチ３８、キヤリーラツ
チ３７、「第１」ラツチ２６００（第２６図）、あ
るいは選択されたキーボードクラツチ３９の組合
せの状態をテストする。本明細書の最後の部分に
示した表のＡ項には種々のBRANCH命令が挙
げられており、分岐が条件付けられる種々のフラ
ツグおよびラツチを示している。命令語は９ビツ
トを有するため、BRANCHあるいはCALLが実
行されるとき分岐アドレス命令はプログラムカウ
ンタ３１へ直接挿入される。 分岐ラツチ３６はBRANCHあるいはCALL命
令（表のＡおよびＢ項参照）のデコーデイング
によりセツトされて、分岐アドレスが命令語レジ
スタ３３へロードされたり命令語デコーダ論理回
路３４のR0−R8命令語に応答する部分によりデ
コードされるのを禁止するために使用される。次
の命令語がプログラムカウンタ３１へロードされ
る分岐アドレスとして利用される限り、CALL命
令は特殊のタイプの無条件BRANCH命令であ
る。しかしながら、通常プログラムカウンタ３１
が増分するはずのアドレスもサブルーチンレジス
タ３２の記憶される。RETURN命令に遭遇する
と、命令語レジスタ制御および分岐論理回路３５
の制御下でサブルーチンレジスタ３２の内容はプ
ログラムカウンタ３１へロードされる。DONE
命令は本計算器システムの重要な特徴であり、プ
ログラムカウンタ３１へ記憶されたアドレスの増
分を禁止する。さらに、DONE命令は命令語レ
ジスタ３３へロードされず、命令語レジスタ３３
の内容が自動的にゼロにされる。これはNO−
OP（ノーオペレーシヨン）命令である。５ビツト
コードを記憶するキーメモリ手段を提供するキー
ボードラツチ３９はキーボードプログラマブル論
理回路アレイ（キーボードPLA）４１からロー
ドされて、バツフア４３およびキーボード２を介
してキーボード感知ストローブ４２から供給され
る入力をデコードしキーボード２のキー押下をデ
コードする。キーボードラツチ３９はキーボード
２の最終押下キーを指示するコードを記憶する。 キーボードデバウンスおよび論理回路４４はキ
ーボード２のキー押下のハードウエアデバウンシ
ングのために設けられている。キーボードラツチ
３９の出力は命令語レジスタ制御および分岐論理
回路３５の制御下でプログラムカウンタPC挿入
論理回路４５を介してプログラムカウンタ３１へ
挿入するか、あるいはKeyboard Latch To
Register Ａ（キーボードラツチからレジスタＡ
へ）命令（表のＧ項参照）がデコードされてい
る場合直列化回路４６を介して演算ユニツト４０
へ入力することができる。 命令語レジスタ３３へ記録された命令語の一部
は直列化回路４７を介して演算ユニツト４０用の
Ｂ入力制御回路４８へロードされ、定数（表の
Ｃ項参照）を含む選択されたオペレーシヨンを行
なう。 データメモリは第５ａ図に示したフオーマツト
を有する10デジツトデータ語の記憶に使用される
シフトレジスタＡ−ＤおよびＭによつて提供され
る。レジスタＡおよびＢのみが（それぞれＡおよ
びＢ入力制御回路を介して）演算ユニツト４０へ
入力され、加算あるいは減算オペレーシヨンが行
なわれる。レジスタＣおよびレジスタＭのＡ入力
制御回路４９との相互接続はレジスタＡとのデー
タ交換のために使用され、この交換は演算ユニツ
ト４０を介して行なわれるがこのとき演算ユニツ
ト４０はデータの変更には使用されない。レジス
タ入力論理回路５０Ａ−５０Ｄおよび５０Ｍは再
循環パスおよび転送／交換パスを供給するために
使用される。入力論理回路５０Ａは、好ましく
は、演算ユニツト４０からの出力を受取り、その
ためレジスタＡが演算ユニツト４０へ直接供給さ
れる唯一のレジスタである。こうして、好適実施
例の計算機においては、レジスタＡおよびＢの内
容のみが直接演算ユニツト４０へ供給されて算術
演算オペレーシヨンを行ない、このような算術演
算オペレーシヨンの結果のみが直接レジスタＡへ
戻される。他のレジスタＣ，Ｄ，Ｍの内容はレジ
スタＡあるいはＢの内容がレジスタＡあるいはＢ
へ挿入されるときに演算され得る。レジスタＣの
内容はレジスタＡへ挿入することができる。ある
いは、レジスタＡの内容がレジスタＣへ挿入でき
る。あるいは、レジスタＡとＣの内容は交換でき
る。同様に、レジスタＢの内容はレジスタＣまた
はＤへ挿入するか、あるいはこれらのレジスタの
いずれかと交換できる。また、レジスタＭの内容
へレジスタＡへ挿入するか、あるいはそれと交換
できる。種々のレジスタＡ−ＤおよびＭを演算ユ
ニツトへどのように入力するかあるいはそれらの
間でデータ転送をどのように操作するかに関す
る。これらの制約は算術演算オペレーシヨンを行
なうのに必要な命令数は増加する傾向にあるが、
(1)種種のレジスタおよび演算ユニツト間のハード
ウエア相互接続を制限すること、および(2)デコー
ドすべき異なるタイプの命令の数をROM３０内
に付加的命令を供給するために使用される付加的
チツプシリコン領域を償う以上に制限することに
よつてチツプシリコン領域が節約されることが判
つた。これらの付加的命令は、例えば、レジスタ
Ｄの内容が演算ユニツト内で処理される前にまず
レジスタＤの内容を挿入あるいはレジスタＢの内
容と交換して算術演算命令の前に付加的レジスタ
命令を追加する場合に生ずる。しかし、主に簡単
な算術機能を実行する計算器では、この方法によ
り計算器チツプに必要なシリコン領域が節約され
る。 レジスタＡの内容はデイスプレイ論理回路５２
を介してデイスプレイ３へ出力される。デイスプ
レイ論理回路５２はレジスタＡの内容をデコード
してデイスプレイ３の適当なセグメントを付勢す
る。 システムタイミング 次に第４ａ図および第４ｂ図を参照すると、チ
ツプ１０上のクロツク発生器５１によつて発生さ
れるタイミング信号の代表的な形が示されてい
る。クロツク発生器の発振器は150KHzから333K
Hzの周波数範囲を有し、公称周波数は200KHzで
ある。第４ａ図に示したように、２つの主クロツ
ク位相（φ1およびφ2）と２つのプリチヤージク
ロツク位相（φ3およびφ4）とがある。位相φ3は
位相φ1の初めの半位相中「低」となりプリチヤ
ージとして働く。位相φ4は位相φ2の初めの半位
相中「低」となりプリチヤージとして働く。各ビ
ツトタイムBT0−BT3はφ1＋φ2に等しい周期を
有するが、これは計算器内のデータの１ビツトを
クロツクする時間に等しい。BT0からBT3の４
ビツトタイムは（４ビツトの）データの１デジツ
トをクロツクするのに必要な時間を有し、デジツ
トタイムを構成する。各デジツトタイムDT0−
DT9は計算器の１デジツトを（２進化10進ある
いは16進で）クロツクする時間間隔を供給するの
で、DT0からDT9の10デジツトタイム間隔がデ
ータ語内の全10デジツトをクロツクする時間を供
給する。早期デジツトタイムDT0E−DT9Eはデ
ジツトタイムDT0−DT9に対応するが、２ビツ
ト時間早く発生する。10デジツトタイム（DT0
からDT9）は公称クロツク周波数200KHzで640μs
周期を有する命令サイクルを構成する。デイスプ
レイ内のセグメントＡ−ＧおよびＰが表示動作中
に生ずる状態タイムＡ−ＧおよびＰ中に繰返し作
動可とされる限り、引き続く命令サイクルはＡ−
ＧおよびＰと付された状態タイム（STA−STG
およびSTP）である。ベータタイムβ0−β3はビ
ツトタイムBT0−BT3に対応するが、反転され
ていてかつφ3プリチヤージクロツクサイクルの
周期だけ短縮されている。 本発明を具体化した計算器は４相MOS論理を
使用しているため、チツプ上の殆んど給電線を必
要としないが、レース（競合）状態をなくすため
にプリチヤージタイムは注意深く選択する必要が
ある。こうして、直列接続のクロツクされたゲー
トに対しゲートレベルは反転していなければなら
ず、位相φ3でプリチヤージされるゲートは位相
φ4でプリチヤージされるゲートを駆動し、逆に、
位相φ4でプリチヤージされるゲートは位相φ3で
プリチヤージされるゲートを駆動しなければなら
ない。しかしながら、同じ位相を有するゲートは
中間にスタテツクなインバータのある場合には直
列に接続することができる。チツプ１０の詳細な
論理回路図において、クロツクされたゲートには
特定のゲートがφ3、φ4のいずれかのプリチヤー
ジサイクルで駆動されるかを指示する３あるいは
４の数字を付して示されている。スタテツクなゲ
ートは「Ｓ」を付して示されている。ゲートから
の信号には、信号がφ3、φ4のいずれかのプリチ
ヤージサイクルで発生されるかを指示する添字が
しばしば付されている。また、このプリチヤージ
論理はチツプシリコン領域を保存しかつ消費電力
を低減するために使用されるが、本明細書に開示
した計算器の特徴はこのような論理の使用には依
存しない。 前記の約定によれば、BT03、BT13等のビツト
タイムは、ビツトタイムが「０」あるいは「１」
であつて位相φ3のプリチヤージで駆動されるゲ
ートから信号が発生したことを指示する。なお、
第８図から第２９図の詳細な論理回路図には前記
しなかつたタイミング信号もいくつか使用されて
いる。例えば、タイミング信号９２３は位相φ3
プリチヤージで動作するゲートからのデジツトタ
イム９とデジツトタイム２を指示する。３桁の数
字を有する他のタイミング信号にも同じ約定が用
いられる。 命令語 表にはROM３０へプログラムされて計算器
の動作を制御する命令が挙げられている。この計
算器のROM３０内に記憶可能な命令語の組が表
に示されている。表を参照すると、種々の命
令語を説明するためにＡ項からＧ項に分類されて
いる。各命令語のタイプは各命令組のタイプのフ
オーマツトを示す第６ａ図から第６ｈ図の１つに
関連している。 BRANCH命令（Ａ項）は、分岐が条件付かど
うかそしてもし条件付ならどのフラツグあるいは
ラツチで分岐が条件付けられるかを指示する。状
態ビツトＳは、選択されたフラツクあるいはラツ
チがリセツトされたかセツトされたかに基づいて
条件付分岐を実行すべきかどうかを指示するのに
使用される。BRANCHあるいはCALL命令にす
ぐ続く命令語は、プログラムカウンタ３１へ挿入
すべきアドレスを提供する。命令語長は９ビツト
でありプログラムカウンタの長さも同様に９ビツ
トであることが注意されるべきである。従来、分
岐アドレスはBRANCH命令の一部として含ま
れ、典型的には命令語はプログラムカウンタ３１
へロードされるアドレスよりも長くなつている。
しかしながら、命令語をプログラムカウンタアド
レスと同じ長さに短縮すればチツプシリコン領域
をより効率的に使用できることが判つている。こ
れは第１命令語がBRANCH命令で第２命令語が
分岐アドレスである２命令サイクル分岐を使用し
て達成される。これは電子計算器チツプのシリコ
ン領域を低減させるための本発明の重要な特徴で
ある。 機能については先に述べたSUBROUTINEお
よびDONE命令のフオーマツトが表のＢ項に
示されている。 表のＣ項の算術演算命令は、レジスタＡと定
数を含む演算オペレーシヨンあるいはレジスタＡ
とＢを含むオペレーシヨンに限定される。前記し
たように、これは電子計算器のチツプシリコン総
領域を低減するための本発明の重要な特徴であ
る。算術演算命令用に発生されるマスクを第５ｂ
図に示す。表のＤ項からＧ項には、レジスタＡ
の内容をシフトする命令、種々のレジスタを互い
に交換する命令、選択されたフラツグをセツトお
よびリセツトする命令、キーラツチ３９の内容を
レジスタＡへ挿入する命令が挙げられている。 データ語フオーマツトおよび関連マスク 次に第５ａ図には、レジスタＡ−ＤおよびＭに
記憶されるデータ語のフオーマツトが示されてい
る。前記したように、各データ語は直列データの
10デジツトを有し、各デジツトは直列４ビツトを
有する。従つて、全データ語は40（例えば10×４）
ビツトを有する。デジツトタイムDT0において、
データ語は第５ａ図に示したようにレジスタＡ−
ＤおよびＭに記憶される。即ち、最下位デジツト
D0はＡ入力制御回路４９またはＢ入力制御回路
４８への挿入、あるいは、入力論理回路５０Ｂ−
５０Ｄおよび５０Ｍを介した再循環の準備の完了
したレジスタＡ−ＤおよびＭ内の部分へ記憶され
る。最上位デジツト位置D9は小数点位置を指示
する16進コードを記憶する。次の上位デジツト位
置D8は正規の８デジツトフイールド外の桁上げ
のオーバフローを保持する。デジツト位置D7−
D0は２進化10進データの８デジツトを保持する。 第５ｂ図にはROM３０の算術演算命令語に含
まれるマスクコードが示されている。マスクコー
ドを使用する命令語セツトは表のＣ項に示され
ている。命令語デコーダ論理回路３４の発生する
マスクは、Ｂ入力制御回路４８に対して、(1)10デ
ジツトデータ語のどのデジツトをレジスタＢから
通過させて演算ユニツト４０内のレジスタＡの内
容の対応するデジツトに対して加・減算するか、
あるいは、(2)定数加算中レジスタＡの内容のどの
デジツトを直列化回路４７の出力へ加算するかを
指示する。第５ｂ図にはコード000、001、010、
011、111を含む５つのマスクが10デジツトデータ
語の下に矩形で囲まれて示されている。特定のマ
スクに関連した矩形で囲まれたデジツトは算術演
算命令語デコーダ論理回路３４内のマスクデコー
ダ論理により演算ユニツト４０へ通される。マス
ク論理の詳細な説明から判るように、マスクコー
ドはＡ入力制御回路４９を介してレジスタＡから
演算ユニツトへ通過するデータとタイミングのと
られた関係でＢ入力制御回路４８を作動させる。
第５ｂ図には定義されていない３つのマスクコー
ド即ち100、101、110がある。マスク１１０は実
際には最下位デジツトLSDマスクを生ずるが、
（キーボードラツチからレジスタＡへ）というオ
ペレーシヨン（表のＧ項参照）のみと使用する
ことができる。マスク１０１，１１０はＢ入力制
御回路４８によつて何らマスクを生じないが、そ
れぞれフラツグオペレーシヨン命令群およびレジ
スタオペレーシヨン命令群のデコーデイングのた
めに保存される。 デイスプレイ 次に第７ａ図および第７ｂ図を参照する。第７
ａ図には、小数点として使用される８セグメント
共に７セグメントキヤラクタデイスプレイにより
表示可能な10進の10デジツト０−９が示されてい
る。第７ｂ図において、キヤラクタセグメントは
セグメントＡ−Ｇ、小数点セグメントはセグメン
トＰである。第７ｂ図に示したように、各キヤラ
クタ位置には８セグメント用の共通カソード９が
ある。各キヤラクタ位置の８セグメントＡ−Ｇお
よび導体SA−SGおよびSPによりそれぞれ共通接
続されている。チツプ１０は1975年４月７日提出
の米国特許出願第565489号に示されたセグメント
走査法を使用しており、それによればセグメント
が順次走査されセグメント電極の走査に関連して
デジツトカソードが選択的に付勢されてキヤラク
タ０−９と小数点とを形成する。この米国特許出
願第565489号のセグメント走査法を使用すること
によつて、従来一般に使用されているデイスプレ
イドライバは省略されている。そのため、デイス
プレイが発光ダイオードアレイを有する場合チツ
プ１０はデイスプレイ１１に直結できる。 システム論理回路図について 次に第３図のブロツク図に示された回路を形成
するチツプ１０上の論理回路を詳細に示す第８図
から第１２図および第１４図から第２９図を参照
して、第３図のシステムのいろんな部分について
説明する。これらの図面に関する以下の説明はチ
ツプ１０上の多くの点で得られる論理信号に関連
しており、論理「０」は負電圧VDDに対応し、論
理「１」は０電圧VSSに対応する。さらに、これ
らの図面に示すＰチヤネルMOSトランジスタは
ゲートに論理「０」即ち負電圧が印加されるとき
導通するものである。バー（−）の付してない論
理信号は「真」論理である。即ち、２進の「１」
（電圧VSS）信号の存在を指示し、２進「０」（電
圧VDD）が信号の不在を指示する。バー（−）の
付された論理信号は「偽」論理であり、２進
「０」（電圧VDD）が信号の存在を指示し、２進
「１」（電圧VSS）が信号の不在を指示する。クロ
ツクされたゲートの数字３はプリチヤージとして
位相φ3が使用されていることを示し、数字４は
プリチヤージとして位相φ4が使用されているこ
とを示す。ゲート内のＳはゲートがスタテイツク
に作動することを示す。 なお、以下の説明では論理装置に言及する際３
あるいは４デジツト数を使用しており、３デジツ
ト数の第１デジツトおよび４デジツト数の最初の
２デジツトがその素子が示されている特定の図面
番号を表わしている。従つて、このように番号の
付された素子については、以下の説明はその特定
の装置を示す図面を参照してないこともある。 プログラムカウンタ 第８ａ図および第８ｂ図にプログラムカウンタ
３１の論理回路図が示されている。プログラムカ
ウンタ３１は段８００−８０８を有する９段シフ
トレジスタを含み、各段は出力が位相φ3プリチ
ヤージを有するNORゲートに接続されたいくつ
かのANDゲート（例えば８００ａ−８００ｅ）
を有している。NORゲートの出力はφ4プリチヤ
ージを有するインバータへ接続されている。
ANDゲートの１つ（例えば８００ａ）はインバ
ータからの出力とHOLD制御信号に応答する。
ANDゲート８００ｂは制御信号KTPC
（Keyboard Latch To Program Counter、キー
ボードラツチからのプログラムカウンタへ）とキ
ーボードラツチからの出力（この場合KL１６）
に応答する。ANDゲート８００ｃはフイードバ
ツク論理回路８０９の出力と制御信号INCPC
（Increment To Program Counter、プログラム
カウンタ増分）に応答する。ANDゲート８００
ｄはROM３０の出力と制御信号RTPC（ROM
To Program Counter、ROMからプログラムカ
ウンタへ）に応答し、ANDゲート８００ｅはサ
ブルーチンレジスタ３２の出力と制御信号
SRTPC（Subroutine To Program Counter、サ
ブルーチンからプログラムカウンタへ）に応答す
る。他段の各ANDゲート８０１−８０８は、(1)
増分AND回路（例えば８０１ｃ）への入力が前
段の出力から取られる点、および、(2)選択された
段のみがキーボードラツチからの出力を受取る点
を除けば、上記と同じである。それゆえ、８００
ｂに等価のNANDゲートは全段には設けられて
いない。フイードバツク論理回路８０９は段８０
４および８０８の出力に応答して排他的OR機能
を遂行する。そのため、これはプログラムカウン
タ内のアドレスが「増分される」毎に擬似任意な
形で行なわれる。表には命令語が論理順に挙げ
られており、プログラムカウンタ３１によつて発
生される擬似任意カウントを示している。当業者
には９段を有するプログラムカウント３１が可能
な512個の状態の511個の状態まで擬似任意にカウ
ント可能であることが判るであろう。HOLD信
号はプログラムカウンタ３１内の現在のアドレス
を保持するために使用され、INCPC信号はプロ
グラムカウンタ内の数を擬似任意に増分する。
HOLD、KTPC、INCPC、RTPC、SRTPC線の
いずれにも信号が供給されない場合、プログラム
カウンタ３１に自動的にＯ位置がロードされる。
プログラムカウンタの種々の段からの出力PC０
−PC８はROM３０およびサブルーチンレジスタ
３２の入力へ供給される。 サブルーチンレジスタ３２はラツチ８１０−８
１８からなる９ビツトアドレスメモリを含んでい
る。各サブルーチンレジスタラツチはプログラム
カウンタ３１の出力に応答し、NPSCR信号に応
答してラツチをロードし、信号に応答し
てそこに記憶されたアドレスをラツチする。 命令語メモリ 命令語メモリは、好ましくは、512ビツト
ROM３０として設けられている。この計算器に
使用されるROM３０は詳細に示してないが、プ
ログラムカウンタ３１によつて供給されるアドレ
スPC０−PC８に応答するものであり、好ましく
は米国特許第3934233号に示された仮想接地タイ
プである。この米国特許第3934233号の仮想接地
タイプのROMを使用すれば、１つの接地線即ち
VSS線を５つ以上のＰ型拡散に使用することによ
り、従来典型的に使用されているROMに比べ
ROMのサイズを大幅に縮小できる。 ROM３０は表に挙げた命令語でプログラム
して計算器に使用することができる。表には各
命令語およびその擬似任意アドレスが示されてい
る。 命令語デコーダ論理回路 第９図には命令のRETURN、DONE、
CALL、BRANCH群をデコードするのに使用さ
れるデコーダ論理回路の部分が示されている。
NANDゲート９００はRETURN命令をデコー
ドし、NANDゲート９０１はDONE命令をデコ
ードし、NANDゲート９０２はCALL命令をデ
コードし、NANDゲート９０３はBRANCH命
令をデコードするように構成されている。
NANDゲート９００−９０３はROM３０からの
命令語に応答しまたにも応答する。は分岐
ラツチ２０から供給される信号でBRANCH命令
に続くアドレスがROMから出力されていること
を指示し、それによつてNANDゲート９００−
９０３を作動不可にして分岐アドレスをデコード
しないようにする。NANDゲート９００−９０
３は命令語レジスタ３３内の命令語ではなく
（BRANCH、CALL、RETURN、DONE命令で
はあり得ない）、ROM３０から出力される命令
語に応答する。こうして、NANDゲート９００
−９０３は命令語メモリ即ちROM３０から出力
される命令語をデコードする命令語デコーダ論理
手段を提供する。 第１０図にはフラツグオペレーシヨンによりど
のフラツグラツチ３８がアドレスされているかを
デコードする一連のNANDゲート１０００−１
００８が示されている。NANDゲート１０００
−１００８がBRANCH型命令および分岐アドレ
ス命令のロードされない命令語レジスタ３３から
出力される命令語に応答する限り、命令語のI0お
よびI1のビツトをデコードする必要はない。さら
に、フラツグラツチ２２００−２２０５がI5ビツ
トに応答する限り、NANDゲート１０００−１
００４および１００７はセツトあるいはリセツト
機能を指示するI5ビツトに応答しない。 前記したように、命令語デコーダ論理回路３４
はＢ入力制御回路４８により演算ユニツト４０へ
入力されるデジツトを制御するマスク発生器を有
している。ゲート１１００−１１０４は命令語レ
ジスタ３３から出力される算術演算命令語内の最
下位デジツトLSD、最上位デジツトMSD、オー
バフローOVF、小数点DPTおよび仮数MANT
マスクをデコードする。種々の算術演算命令が表
のＣ項に、種々のマスクが第５ｂ図に定められ
ている。ANDゲート１１００はLSDマスクを形
成する命令語のビツトのみならずORゲート１１
０５の出力にも応答する。ORゲート１１０５は
NO−OP命令に遭遇したときLSDマスクを無効
にする命令語のI5−I8ビツトに応答する。NO−
OP命令は表のＣ項におけるレジスタＡに定数
０が加算される算術演算オペレーシヨンとして定
義されている。しかしながら、この加算は達成さ
れずデータ語は単に再循環するのみである。この
とき、LSEマスクは無効とされるため加算に行な
われない。もちろん、加算を行なつてもレジスタ
Ａ内の数字は変化しない。しかしながら、加算を
行なうと前の算術演算オペレーシヨンのためにキ
ヤリーラツチ３７に予めロードされたものが変化
することがある。そのため、NO−OPが真のノ
ーオペレーシヨン命令であるためにはキヤリーラ
ツチ３７を変えてはならない。従つて、この特定
の命令に対してLSDマスクは発生されず、これ
がORゲート１１０５内のI5−I6ビツトをデコー
ドする理由である。NANDゲート１１００−１
１０４の出力はNORゲート１１０６へ供給され、
その出力はβ0およびβ3制御転送ゲートを介して供
給される。β3制御転送ゲートの出力は３個のイン
バータ１１０７−１１０９へ供給されて
MASK34、03、MASK34、MASK03、
および04信号を供給する。ここで、第１
数はビツトタイムそして第２数は特定のマスク信
号のプリチヤージタイムを表わしている。 ANDゲート１１００−１１０４は夫々DT0E、
DT7E、DT8E、DT9Eおよび9に応答し、
第５ｂ図のマスク表に従つた適当なデジツトタイ
ムに適当なマスクを発生する。 第１２図には、大部分のレジスタオペレーシヨ
ン命令（表のＥ項）といくつかの算術演算命令
（表のＣ項）のデコーデイングに使用される命
令語デコーダ論理回路３４の部分が示されてい
る。NANDゲート１２００−１２０４は命令語
レジスタ３３内の命令語をデコードしてそれぞれ
信号BD，BC，AB，CAおよびMAを出す。信号
BDはレジスタＢからレジスタＤ（Ｂ→Ｄ）への
転送命令またはレジスタＢとレジスタＤ（Ｂ／Ｄ）
間の交換命令がデコードされたことを指示する。
信号BC，AB，CAおよびMAについても同様の
ことが言える。I5ビツトはレジスタＢ，Ｄへの入
力論理回路５０Ｂ，５０ＡおよびＡ入力制御回路
４９の演算ユニツト４０への入力においてデコー
ドされるのが交換オペレーシヨンが転送オペレー
シヨンかを指示している。複合ゲート１２０５は
Ｃ→Ａ転送命令ではなくＡ→Ｃ転送命令もしくは
Ｃ／Ａ交換命令をデコードして信号ACを発生す
る。 複合ゲート１２０９は２種類の算術演算命令
（Ａ±ＢあるいはＡ＋Ｋ）のＡ／φビツトをデコ
ードする。複合ゲート１２０６は信号をデコ
ードする。が論理「１」であるとレジスタＡ
の出力はＡ入力制御回路４９を通過せず、それは
(1)シフトオペレーシヨンあるいは(2)Ａ→Ｂおよび
Ａ→Ｃ転送命令以外のレジスタＡを含むレジスタ
オペレーシヨン中に行なわれる。その他の状態の
ときは全てレジスタＡの出力はＡ入力制御回路４
９へ印加され、レジスタＡの通常の再循環パスは
Ａ入力制御回路４９を介して演算ユニツト４０に
至り入力論理回路５０Ａを介してレジスタＡへ戻
る径路となる。もちろん、レジスタＡの内容が単
に再循環しているときはマスク信号が存在しない
ためにデータはＢ入力制御回路４８を通過しな
い。 NANDゲート１２０７は（キーボードラツチ
からレジスタＡへ）という命令（表のＧ項参
照）をデコードしてM4信号を出す。NANDゲー
ト１２０８はレジスタＡ，Ｂを含む算術演算オペ
レーシヨン中MANTマスクをデコードしてBCD
信号を出し、演算ユニツト４０がそれに対し自動
的に２進化10進修正を行なう。他の動作状態に対
しては演算ユニツトは自動的に16進で動作する。 命令語デコーダ論理回路３４の上記説明は表
に挙げた命令語の殆んどのデコーデイングについ
て行なつたことになる。前記したように、ある命
令語の選択されたビツトは命令語デコーダ論理回
路３４ではデコードされず局部的にデコードされ
る。命令語のこれらの特定部分のデコーデイング
については、これらの命令語ビツトをデコードす
る素子に関連して説明する。 フラツグ論理（第１０図）、マスク発生器（第
１１図）およびレジスタオペレーシヨン（第１２
図）の制御に使用される命令語デコーダ論理回路
の部分は命令語レジスタ３３内の命令語に応答
し、これらのデコーダは命令語レジスタ３３へロ
ードされないBRANCH、BRANCH
ADDRESS、CALL、RETURN、DONE命令を
デコードする必要がない。そこで、命令語レジス
タ３３へロードされるNO−OP命令はレジスタ
Ａ−ＤおよびＭ内のデータを単に再循環するのみ
である。こうして、前記デコーダは命令語レジス
タ３３から出力される命令語をデコードする命令
語デコーダ論理手段を提供する。 データレジスタ、レジスタ入力論理回路および演
算ユニツト入力制御回路 第１３図には、レジスタＡ−ＤおよびＭ、その
入力論理回路５０Ａ−５０Ｄおよび５０Ｍ、演算
ユニツト４０、およびＡ、Ｂ入力制御回路４９，
４８のより詳細なブロツク図が示されている。
Ａ、Ｂ入力制御回路４９，４８およびレジスタ入
力論理回路５０Ａ−５０Ｄおよび５０Ｍ内に、図
示したデータ転送パスを作動可能にするためにど
のデータ制御信号がデコードされるかが示されて
いる。第１３図に示した信号名のフオーマツト
は、デコードされているI5ビツトが転送命令（例
えばＢ→Ｄ）ではなく交換命令（例えばＢ／Ｄ）
を指示している場合を除き第１２図のデコーダで
デコードされる制御信号と一致し、数字５が制御
信号名の後に付記されている（例えばBD5）。第
１３図中でこれまで説明しなかつた唯一の制御信
号はＡ±ＢおよびＡ＋Ｋ制御信号であるが、それ
については第１７図に関連して説明する。 計算器のデータメモリは第１４図に示したレジ
スタＡ−ＤおよびＭで提供されている。レジスタ
Ｂ−ＤおよびＭはそれぞれ10個の10進位置を有す
るデータ語を記録する39 1/2ビツトの記憶装置を
有している。40ビツトの代りに39 1/2ビツトが供
給される限り、その出力は入力に対して反転され
ている。レジスタＡ１４００の主要部は31 1/2ビ
ツトの記憶装置を含んでいる。シフトレジスタ１
４００の−4は４ビツトシフトレジスタ１４０
１へ接続されている。シフトレジスタ１４０１の
出力4はもう１つの４ビツトシフトレジスタ１
４０２へ供給され、シフトレジスタ１４０２の出
力は＋4である。レジスタＡからの通常のデー
タパスはシフトレジスタ１４０１の出力からのも
ので、データ再循環、算術演算オペレーシヨン、
およびデータ転送交換オペレーシヨン用である。
Ａ−および＋出力はシフトオペレーシヨンに使
用される。なお、演算ユニツト４０からの出力が
開路され算術演算命令語内のＡ／φビツト（表
のＣ項参照）が２進「１」であるとき、＋出力
はレジスタＡの出力の再循環パスとして使用され
る。 レジスタ入力論理回路５０Ａから判るようにゲ
ート１５００および１５０１は通常演算ユニツト
４０からの出力（ADDEROUT）をレジスタＡ
へ伝送し、複合ゲート１２０９からのＡ／φが論
理「１」であるときレジスタＡの＋出力をレジ
スタＡの入力へ入力する。レジスタ入力論理回路
５０ＢはORゲート１５０３においてインバータ
１５０２で反転された信号ABに応答してレジス
タＡの内容をレジスタＢの入力へ転送する。それ
はさらに信号BC，BDおよびNANDゲート１５
０４，１５０５における命令語のI5ビツトにも応
答し、NANDゲートの出力はそれぞれＢ／Ｃあ
るいはＢ／Ｄレジスタ交換オペレーシヨンに応答
してレジスタＣおよびＤからの出力を挿入する
ORゲート１５０６および１５０７へ接続されて
いる。さらに、インバータ１５０２および
NANDゲート１５０４，１５０５の出力は入力
としてNANDゲート１５０８へ供給され、
NANDゲート１５０８の出力レジスタＢの出力
にも応答するORゲート１５０９へ接続されてい
る。こうして、他の交換や転送オペレーシヨン
（Ａ／Ｂ、Ａ→Ｂ、Ｂ／ＣあるいはＢ／Ｄ）が指
示されていない場合、NANDゲート１５０８お
よびORゲート１５０９はレジスタＢの内容を再
循環させる。ORゲート１５０３，１５０９，１
５０６，１５０７の出力はNANDゲート１５１
０へ供給され、NANDゲート１５１０の出力は
レジスタＢへ入力として供給される。 レジスタ入力論理回路５０Ｃは信号BCおよび
ACを反転するインバータ１５１７および１５１
１を含んでおり、それらの信号はそれぞれレジス
タＡおよびＢからの出力にも応答するORゲート
１５１２および１５１３へ供給される。インバー
タ１５１７および１５１１の出力はまた、レジス
タ入力論理回路５０Ｂ内のNANDゲート１５０
８と同じ再循環機能を果すNANDゲート１５１
４にも供給される。NANDゲート１５１４の出
力はレジスタＣの出力と共にORゲート１５１５
へ供給される。ORゲート１５１２，１５１３，
１５１５の出力はNANDゲート１５１６へ入力
として接続され、NANDゲート１５１６の出力
はレジスタＣの入力へ接続されている。 レジスタ入力論理回路５０Ｄの信号BDに応答
し、複合ゲート１５１８の指示に従いレジスタＢ
の内容を入力するかあるいはレジスタＤの内容を
再循環させる。 レジスタ入力論理回路５０Ｍは信号MAおよび
I5ビツトに応答してＭ／Ａ交換オペレーシヨンが
デコードされているときレジスタＡの内容をレジ
スタＭへ挿入し、複合ゲート１５１９に交換オペ
レーシヨンが指示されていないときはレジスタＭ
の内容を再循環させる。 演算ユニツト４０のＡ入力の制御回路であるＡ
入力制御回路４９を第１６図に示す。Ａ入力制御
回路は出力がNANDゲート１６０４に接続され
た４個のORゲート１６００−１６０３を含んで
おり、NANDゲート１６０４の出力は演算ユニ
ツト４０のＡ入力へ接続されている。正規のデー
タパスは、複合ゲート１２０６からの信号に
応答してレジスタＡの内容を演算ユニツト４０へ
入力するORゲート１６００を通る。ORゲート
１６０１−１６０３はそれぞれＡ／Ｂ交換オペレ
ーシヨンおよび信号CA，MAのデコーデイング
によりレジスタＢ，Ｃ，Ｍの内容の演算ユニツト
４０への入力が可能となる。 第１７図にＢ入力制御回路４８を示す。ゲート
１７００は左・右シフトオペレーシヨン中レジス
タＡの出力、＋、−を演算ユニツト４０の
Ｂ入力へ接続する。命令語レジスタ３３からの3
がデコードされてシフトオペレーシヨンが右シフ
トか左シフトかを指示する。ゲート１７００は
MANTマスクのもとでシフトオペレーシヨンを
行なうようにハードウエア配線されている。即
ち、DT9Eで受信される小数点デジツトは出力
から自動的に供給され、＋出力は左シフトに
−出力は右シフトに使用される。ゲート１７００
はまたMASK34信号にも応答する。表のＤ項
および第６ｅ図から判るように、シフト検出を制
御するI3ビツトは左シフトオペレーシヨン中LSD
マスクを発生し右シフト信号はOVFマスクを発
生する。しかしながらMASK34を使用してどの
デジツトを演算ユニツトに通すかを指示する代り
に、ゲート１７００においてMASK34を使用し
てどのデジツトを加算器に通さないかを指示す
る。即ち、左シフトオペレーシヨン中第１デジツ
ト（LSDマスク）を加算器へ通さず自動的にそ
のデジツトをゼロとする。同様に、右シフト中こ
のマスク論理を使用して最上位デジツトもゼロと
される。 ゲート１７０１はROM３０からの命令語によ
り定数を含まない算術演算が指示される場合、レ
ジスタＢの内容を加算器のＢ入力へ入力するため
に設けられている。こうして、ゲート１７０１は
Ａ±Ｂ型の算術演算オペレーシヨンをデコードす
る。インバータ１７０３はI5ビツトが論理「１」
である減算中レジスタＢからの出力をまず反転
するために使用される。 ゲート１７０２は定数を含む算術演算オペレー
シヨン中M4論理「０」のとき命令語のI6−I8ビ
ツトからの直列化された定数を直列化回路４７を
介してロードしたり、キーボードラツチからの定
数を直列化回路４６を介してロードするために使
用される。こうして、ゲート１７０２はＡ＋Ｋ型
の算術演算オペレーシヨンをデコードする。 演算ユニツト 演算ユニツト４０は第１８図に示されている。
演算ユニツト４０は入力Ａ，Ｂを有する直列演算
ユニツトであり、３ 1/2ビツトの遅延を有してい
る。ゲート１８０２，１８０６はレシオレス全加
算器であり、直列配置の交差結合されたMOS型
排他的ORゲートを使用している。ゲート１８０
２は半ビツト遅延で３入力（即ち、Ａ、Ｂおよび
CARRY）の和を出力する。CARRYビツトはゲ
ート１８０３に設けられた１つあるいは３つのソ
ースから来ることができる。１つのソースは、減
算オペレーシヨン中にマスクの初めにCARRYを
挿入するのに使用されるゲート１８１２が発生す
るCIEである。このとき演算ユニツト４０で行な
われる２の補助減算に従つてCARRYビツトが必
要である。NANDゲート１８１２はマスク発生
器（第１１図）により異なる量だけ遅延された
MASK34およびMASK04信号を有しており、先
端検出器である。ゲート１８１２へ行くタイミン
グ信号９３４は次の命令サイクルへのCARRY信
号を阻止するために使用されている。ゲート１８
１３はI5および0ビツトに応答し、Ａ−Ｂオペレ
ーシヨン中にSUBTRACT信号を発生するため
に使用されている。CARRYを作る第２の方法
は、１ビツト遅延した前のCARRYと、Ａ、Ｂ加
算器入力とを入力するゲート１８１１が発生する
16進CARRY（HC）である。ゲート１８１１の発
生するCARRYはまた、命令サイクルの再終端に
おいてゲート１８００により９３４に阻止され、
次の命令サイクルの初めに桁上げされるのを防
ぐ。CARRYを作る最後の方法は、２進化10進
（BCD）修正によるものである。結果をBCD修正
しなければならない場合それは加算オペレーシヨ
ンであり、CARRYは減算オペレーシヨンの
BCD修正中に強制される。ゲート１８１０は加
算器１８０２から出力される各デジツトをサンプ
リングしてBCD修正が必要であるか否かを決め
る。これは加算器１８０２の出力に接続されたシ
フトレジスタ１８０１が出力するCX、BX、
SUM出力をサンプリングして行なわれる。 SUM、CXおよびBXは、出力された結果が10
進「９」より大きいか否かを決める。命令語のI5
ビツトはまたゲート１８１０にも送られ、減算あ
るいは加算のために修正を行なうべきか否かを決
める。加算が指示されると修正条件
は16進CARRY（HC）あるいは９より大きい和で
ある。減算が指示される場合I5は２進「１」であ
り、CARRYの発生条件は16進CARRY（）の
欠如である。を発生するゲート１８
０９はゲート１８１０からの出力、ゲート１２０
８からのBCD信号、マスク信号およびタイミン
グ信号に応答し、修正信号を送出すべきか否かを
決める。ゲート１８０３は、常に16進で作動され
るオーバフローおよび小数点デジツト中BCD修
正を禁止するタイミング信号を供給する。 ゲート１８０７はBCD修正が第２加算器１８
０６で行なわれるときプラス６あるいは10修正因
子を供給する。加算オペレーシヨンが指示されて
いるとき（I5は２進「０」）、６が加算される。し
かしながら、I5が２進「１」で減算オペレーシヨ
ンが指示されると、プラス10が加算器１８０６に
加えられる。加算器１８０６はシフトレジスタ１
８０１の出力と、ゲート１８０７で発生するプラ
ス６あるいは10と、ゲート１８０８で発生する前
のキヤリーとに応答する。 命令語レリジスタ制御回路および分岐論理回路 命令語レジスタ制御回路および分岐論理回路を
第１９図、第２０図および第２１図に示す。ゲー
ト２０００で形成された分岐ラツチ３６は、１命
令サイクルに対し該ラツチをセツトするための
NORゲート２０２０で受取られたデコーダ
BRANCHあるいはCALL命令に応答する。分岐
ラツチ３６の出力BL，は、ROM３０から出
力される次の命令語がアドレス語であつて命令と
してではなくアドレスとしてデコードされるべき
ことを指示する。 プログラムカウンタ３１の制御に使用され第８
ａ図および第８ｂ図に関連して前に検討した信号
RTPC、INCPC、HOLD、SRTPC、KTPCはそ
れぞれゲート１９００−１９０４で発生される。
(1)指示条件が満足された場合、あるいは、(2)無条
件分岐である場合、信号RTPCを発生する
BRANCH命令時点について考慮すると、ゲート
２００１はBRANCH命令群（CALL、
RETURN、DONE命令および共に論理「１」で
ある命令語のR0、R1ビツトを含む）をデコード
する。分岐オペレーシヨンが指示されていると
き、ゲート２００１は１組の条件コードラツチ２
００２−２００７に命令語のR8およびR2−R6ビ
ツトをロードさせる。ラツチ２００２には状態ビ
ツトR8がロードされ、ラツチ２００３−２００
７にはどの条件をテストすべきかあるいは無条件
に分岐すべきことを指示する５ビツトがロードさ
れる（表のＡ項参照）。ラツチ２００３−２０
０７にロードされる５ビツト条件コード
（COND）は、表のＡ項に従つた可能なフラツ
グあるいはラツチのいずれか例えばラツチ２００
２へロードされる状態ビツトと比較すべきかを決
めるために使用される。複合ゲート２１００は、
(1)フラツグ３８あるいはラツチ３７，３９または
２６００をデコードするか、あるいは、(2)状態比
較ゲート１９０５に無条件BRANCHあるいは
CALLが指示されている場合フラツグもラツチも
デコードしない。排他的ORとして機能するゲー
ト１９０５では、ラツチ２００２の状態ビツトの
内容は複合ゲート２１００の出力と比較されて信
号SESを発生し、無条件BRANCHあるいは
CALLがデコードされているかあるいは条件付
BRANCHがデコードされていて状態ビツトR8の
状態が指示されたラツチまたはフラツグの状態と
マツチする場合に論理「１」である。こうして、
SESおよびが共に前記条件が生じたことを指
示するとき、ゲート１９００がRTPCを発生す
る。逆に、前記条件が生せずRETURNあるいは
DONE命令がデコードされていないとき、ゲー
ト１９０１はINCPCを発生する。 フラツグおよびラツチ キヤリーラツチ３７は、演算ユニツト４０から
の16進CARRY（）およびNORゲート２１０
２の出力に応答するゲート２１０１により提供さ
れる。NORゲート２１０２はしばしばインバー
タ２１０３により反転されるマスク信号
MASK34およびMASK03に応答する。 NORゲート２１０３は後縁検出回路として構
成されており、算術演算オペレーシヨン中マスク
の外側に16進CARRYが指示される毎にキヤリー
ラツチ３７がセツトされる。 リブエントリー（LE）、ペンデイング
（PEND）、ストア（STO）、オーバフロー
（LCOK）、小数点（DPT）、エントリー（EN）
フラツグがラツチ２２００−２２０５に記憶され
る。これらのフラツグラツチ３８はラツチをセツ
トあるいはリセツするI5ビツトおよびゲート１０
００，１００１，１００４，１００２，１００
３，１００７がそれぞれ発生するフラツグラツチ
作動可信号により作動可にされる。演算フラツグ
３８はラツチ２３００，２３０１に記憶され、ラ
ツチ２３００，２３０１はフラツグラツチ作動可
信号Ｆ５，Ｆ６に応答して(1)ゲート１００５にお
ける「＋オペレーシヨンリセツト」フラツグのデ
コーデイングに応答した両ラツチ２３００，２３
０１のリセツトおよび(2)NANDゲート１００６
における「×オペレーシヨンリセツト」フラツグ
のデコーデイングに応じたラツチ２３００のリセ
ツトを行なう。さらに、ラツチ２３００および２
３０１はNANDゲート１００８からのデコード
された「ロードオペレーシヨン）フラツグに応答
して、キーラツチ２６０３および２６０４からの
KL4およびKL8ビツトをラツチ２３００および２
３０１へロードする。 その内容をBRANCH命令の条件付けに使用で
きる第１ラツチ２６００がデバウンスおよび
CPU（パワーアツプクリア）論理回路４４に設け
られている。第１ラツチ２６００の一機能につい
てデバウンスおよびCPU論理回路４４に関連し
て順次説明する。 命令語レジスタ 命令語レジスタ３３は一連の９個のラツチ２０
０８−２０１７からなつている。これらのラツチ
は、(1)分岐ラツチ２０００がセツトされて命令語
アドレスであることを指示しているか、あるい
は、(2)NORゲート２００１が論理「１」で
BRANCH、CALL、DONEまたはRETURN命
令が出力されていることを指示している場合以外
は、時間914にNORゲート２０１８が発生する使
用可信号により使用可とされている。前記したよ
うに、命令語レジスタ３３にはBRANCH命令も
BRANCH ADDRESS命令もロードされず、従
つて命令語レジスタ３３に含まれるアドレスに応
答するデコーダはこのような命令で使用禁止され
る必要はない。 ラツチ２００８−２０１７は各ラツチ内の
NORゲートおよびインバータの位相φ3およびφ4
プリチヤージサイクルでそこに記憶された命令語
を再循環し、ゲート２０１８の制御下で新しい命
令語がロードされない限り各ラツチはインバータ
２０１９から受取るタイム信号９１４で自動的に
Ｏとされる。こうして、BRANCH、CALL、
DONEまたはRETURN命令あるいはBRANCH
ADDRESS命令がデコードされていると、命令
語レジスタ３３には命令語として自動的に
000000000がロードされ、NO−OP（ノーオペレ
ーシヨン）命令として処理される。 NORゲート２０１８、分岐ラツチ２０００お
よびNANDゲート９０２，９０３は、協働して
命令語デコーダ論理手段を提供し、各出力命令語
の少なくとも一部に応答して使用可信号を発生
し、命令語レジスタ３３に出力命令語がロードさ
れるか否かを制御する。出力命令語をデコードす
るために使用されるデコーダは、ROM３０から
の直接命令語に応答するか、あるいは、命令語デ
コーダ論理回路に関連して先に説明したようにレ
ジスタ３３内の命令語に応答する。 キーボードプログラマブル論理回路アレイ、キー
ボードラツチおよび挿入論理回路 キーボードストローブ４２は、チツプのクロツ
ク発生器によりチツプ上に発生する状態タイム
STA−STFにおいてキーボード２をストローブ
する（第２図参照）。これら状態タイム信号の周
期は第４ａ，４ｂ図に関して先に説明した。キー
が押下されるとどのキーが押下されたかにより、
状態タイム信号STA−STFは４本のＫ線K1−K4
の１本に伝達される。チツプ１０へのＫ線入力
（第２図）は一対のインバータ２４００、２４０
１（第２４図）によりバツフアされ、順次キーボ
ードでプログラムされる論理回路アレイ（PLA）
４１（第２５図）へ印加される。第２５図を参照
すると、PLA４１はインバータ２４００，２４
０１からのバツフアされたキーボード出力および
クロツク発生器からの状態タイムSTA−STFに
応答して、どのキーが押下されているかをデコー
ドする。PLA４１はまた、キーが押下されてい
ることを指示するキーレデイ（KYRD）信号を
ゲート２５００を介して出力する。PLA４１は
どのキーが押下されているかを指示する５ビツト
コードを線KLI１，KLI２，KLI４，KLI８およ
びKLI６上へ出力する。表はそこに挙げたキー
押下に応答してPLA４１が出力する種々の５ビ
ツトコードを示している。左から右へ読み取る５
ビツトキーコードはルツチ２６０５から２６０１
へ記憶される。もちろん、選択される特定の５ビ
ツトコードおよびチツプが行なう算術演算機能は
設計上の選択条件である。 PLA４１から出力される５ビツトコードは５
個のラツチ２６０１−２６０５で形成されるキー
メモリラツチ３９へ伝達される。KYRD信号は
NANDゲート２６０７の入力であり、時間803に
おいてKEYINと呼ばれる信号を出力することが
できる。KEYIN信号はゲート１９０４へ印加さ
れ、KTPC信号が発生されるとキーラツチ３９の
内容をプログラムカウンタ３１へ強制的に入力す
る。KYRD信号を受取るとキーラツチ２６０１
−２６０５はPLA４１からロードされ、第８ａ
図および第８ｂ図に関連して前に説明したように
その内容はプログラムカウンタ３１へロードされ
る。 第８ａ図および第８ｂ図に関して説明したよう
に、キーラツチがプログラムカウンタアドレスを
供給するために使用されているとき、５個のキー
ラツチ２６０１−２６０５はプログラムカウンタ
３１内の選択されたビツト位置へロードされる。
キーラツチ２６０１−２６０５内の５ビツトコー
ドがKLI６ラツチ２６０５内にＯを有する場合、
プログラムカウンタアドレスは５個のキーラツチ
２６０１−２６０５全てから直接取り出される。
しかしながら、KLI１６ラツチに論理「１」がロ
ードされる（数字キーあるいは小数点キーの押下
を指示している）と、ゲート２７００−２７０３
の作動によりそのラツチ即ちラツチ２６０５の内
容のみがプログラムカウンタへロードされ、キー
ラツチ２６０１−２６０４とプログラムカウンタ
３１間の並列データパスを作動不可とする。計算
器のこの特徴により数字がROM３０内の単一位
置へ分岐してレジスタＡへ入力され、そこでキー
ラツチの内容を直接レジスタＡへロードする命令
に遭遇する。キーラツチの内容をレジスタＡへ転
送するのに使用される命令は表のＧ項に示され
ている。 デバウンス論理回路 キーレデイ信号KYRDを受取ると、キーレデ
イラツチ２６０８がセツトされ、ゲート２６０
７，２６０９は他のキーレデイ信号の受取りを禁
止される。キーレデイラツチ２６０８がリセツト
されるまで、キーレデイラツチ２６０８はキーラ
ツチ２６０１−２６０５（およびプログラムカウ
ンタ３１）のローデイングを禁止する。キーレデ
イラツチ２６０８はデバウンスラツチ２６０６か
らのによりリセツトされ、デバウンスラツ
チ２６０６は、(1)キーラツチ２６０１−２６０５
の環行内容がプログラムカウンタ３１を増分した
命令の組の終りのDONE命令がデコードされて
おりかつ(2)状態タイムSTA−STGからなる次の
周期中キーボードがKYRD信号に遭遇しない場
合にのみ、キーレデイラツチ２６０８をリセツト
する。これらの２つの条件が満されればデバウン
スラツチ２６０６によりキーレデイラツチ２６０
８はリセツトされ、続いてゲート２６０７，２６
０９がもう１つのキーレデイ信号を受取つてキー
ラツチ２６０１−２６０５およびプログラムカウ
ンタ３１をロードする。 デバウンスラツチ２６０８は押下キーの指示す
る計算器オペレーシヨンを行なう一組の命令の終
りに位置するDONE命令のデコーデイングに応
答するが、デバウンス論理のオペレーシヨンの成
否はデバウンスラツチ２６０６が応答する命令の
組の最終端の命令には依存しない。しかしなが
ら、デバウンスラツチ２６０６が応答する命令は
命令の組の端部が好ましくは、本実施例において
それは終端となつている。 第１ラツチ２６００はROM３０にロードされ
る第１ラツチ条件BRANCH命令と共に使用され
て、最初に「クリア」キー(C)が押下されるときの
みソフトウエアパワアツプクリア命令の組にメモ
リレジスタＭの内容をゼロとされる。第１ラツチ
２６００はデバウンスラツチ２６０６が最初にキ
ーレデイラツチ２６０８をリセツトするときにセ
ツトされる。本計算器は好ましくは1976年６月14
日提出の米国特許出願第695886号に示されたタイ
プのパワーラツチを使用しているため、「クリア」
キーは計算器が付勢されるときに最初に押下され
る。こうして、「クリア」キー(C)と「オン」キー
（ON）とは同じキーであり、パワアツプクリア
命令の組が第１ラツチ２６００状態の分岐条件を
適当に使用するならば、「クリア」キーの最初の
押下のみがレジスタＭの内容をＯとする。 パワアツプクリア信号PCUは計算器が最初に
付勢されるときクロツク発生器５１により発生さ
れ、クロツク発生器５１の発生するクロツク位相
が適当な電圧に達するまで継続する。 デイスプレイ論理回路 デイスプレイ論理回路５２を第２８図に示す。
NANDゲート２８００はレジスタＡの出力と
LOCKフラツグラツチ２２０３の内容に応答す
る。LOCKフラツグクラツチ２２０３はオーバフ
ロー条件を指示するフラツグを記憶し、NAND
ゲート２８００によりLOCKフラツグの指示する
エラー条件が自動的にデイスプレイに発生する。
本デイスプレイシステムは米国特許出願第565489
号のセグメント走査法を使用しており、状態タイ
ムSTA−STGおよびSTPにおいてデイスプレイ
のセグメントが順次付勢されデジツト線がコード
化される。このコーデイング機能は、真および偽
論理でシフトレジスタ２８０２により直列から並
列へ変換された後のNANDゲート２８００から
の出力に応答するデジツトデコーダ２８０１によ
り行なわれる。デコーダ２８０１はまた、状態タ
イムSTA−STG、STPおよびゲート２８０３の
発生する作動可信号に応答する。デコーダ２８０
１の８個の出力SP０−SP７は段２９００−２９
０７を有する８段出力レジスタへ供給される。出
力レジスタ２９００−２９０７は、デジツト線Ｄ
１−Ｄ８（第２図および第５ｂ図）を駆動する出
力バツフア２９００Ａ−２９０７Ａを含んでい
る。 加算器 第３０図を参照すると、本発明に従つた加算器
回路はＡ入力端子１１０、Ｂ入力端子１１１およ
びキヤリー(C)入力端子１１２を有している。入力
１１０，１１１はトランジスタ１１３，１１４の
ソース−ドレインパスを介して中間ノード１１５
へ接続されている。また、Ａ入力１１０はトラン
ジスタ１１４のゲートへ、Ｂ入力１１１はトラン
ジスタ１１３のゲートへそれぞれ交差接続されて
いる。中間ノード１１５はドレインが−VDD給電
線１１７（通常約−9V）に接続され、ゲートが
プリチヤージクロツクφPCソースに接続されたト
ランジスタ１１６によりプリチヤージされる。中
間ノード１１５およびキヤリー入力端子１１２は
他の同様な回路に接続されている。こうしてノー
ド１１５と端子１１２は一対のトランジスタ１２
０，１２１のソース−ドレンパスを介して出力ノ
ード１２２へ接地されている。ノード１１５はト
ランジスタ１２１のゲートおよびトランジスタ１
２０のゲート端子１１２へ交差接続されている。
出力ノード１２２はゲートにφPCクロツクが供給
されるトランジスタ１２３により−VDDでプリチ
ヤージされる。 第３０図の回路のオペレーシヨンには、第３１
図の真理値表が適用される。トランジスタがＰチ
ヤンネルであれば−VDDは論理「０」でありVSS
即ち接地は論理「１」である。Ａ、Ｂ入力１１
０，１１１が−VDDであれば、両トランジスタ１
１３，１１４がゲート上の−VDDによりターンオ
ンされ、ノード１１５は−VDDのままである。ノ
ード１１５およびＣ入力１１２が共に−VDDであ
るため、トランジスタ１２０，１２１はオンであ
り、出力ノード１２２は−VDDのままで０−０−
０入力条件の出力を満たす。しかしながら、Ａ入
力が「１」即ちVSSで他が全て「０」であると、
トランジスタ１１３はオン、トランジスタ１１４
はオフに維持される。ノード１１５はトランジス
タ１１３を介して接地端子１１０へ放電する。同
様に、トランジスタ１２０はＣ入力１１２上の−
VDDによりターンオンされ、ノード１１５が放電
するときトランジスタ１２１はカツトオフされ
る。こうして、出力ノード１２２はトランジスタ
１２０，１１３を介して接地入力端子Ａへ放電
し、１−０−１入力に対する出力を満たす。Ｂ入
力１１１が接地電位にある０−１−０入力にも同
じ条件が存在する。ノード１１５はトランジスタ
１１４を介して接地へ放電し出力ノード１２２は
トランジスタ１２０，１１４を介して放電する。
Ｃ入力が「１」でＡ、Ｂが「０」のとき、ノード
１１５は−VDDでトランジスタ１２１をオンに保
持し、出力ノード１２２は接地されたＣ端子へ放
電する。Ａ、Ｂ入力が「１」でＣが「０」である
と、両トランジスタ１１３，１１４がオフに保持
されてそのゲートはVSSであり、プリチヤージさ
れたノード１１５は−VDDにチヤージされたまま
である。トランジスタ１２１はノード１１５によ
りオンに保持され、トランジスタ１２０はオフに
保持される。ノード１２２はVSSである入力Ｃへ
放電され、出力は「１」となる。入力Ａが「１」
でＢが「０」でＣが「１」であると、中間ノード
１１５はＡ端子へ放電して回路の約２の半分へ
「１」を供給し、トランジスタ１２０，１２１は
両ゲート共接地されて「０」出力を出しているた
め出力ノード１２２はトランジスタ１２０，１２
１を介して放電しない。同様に、Ａが「０」でＢ
が「１」でＣが「１」であると、出力ノード１２
２は再びトランジスタ１２０，１２１を介した放
電を停止し、「０」出力となる。最後の条件即ち
Ａ、Ｂ、Ｃが全て「１」であると、中間ノード１
１５はトランジスタ１１３あるいは１１４を介し
て放電しないため「０」となり、トランジスタ１
２１がターンオンされて出力ノード１２２は接地
（トランジスタ１２１を介して入力Ｃ）へ放電し、
「１」入力を供給する。こうして、全加算器の論
理条件が満たされる。 第３０図の回路は細長装置であるトランジスタ
１１６を有し、チヤネル幅（Ｗ）と長さ（Ｌ）の
比はトランジスタ１１３，１１４に比べはるかに
小さい。これは、Ａ＝「１」、Ｂ＝「０」（あるいは
Ｂ＝「１」、Ａ＝「０」）の条件で中間ノード１１５
が回路の第２の半分へVt以下の論理レベルを放
電供給しなければならないとき、トランジスタ１
１６，１１３が電圧分割器として動作してノード
１１５に偽論理レベル即ち高レベル電圧を生じな
いために必要である。ノード１１５の電圧が高す
ぎると、トランジスタ１２１はターンオンされ、
出力ノード１２２は放電して擬似「０」入力を生
ずる。この理由のため、トランジスタ１１６の
Ｗ／Ｌ比は小さくされ、その電圧降下は駆動トラ
ンジスタ１１３，１１４に比べ大きくなる。実際
には、ノード１１５は全論理レベルまで充電する
必要はなくてVtを幾分越えているだけでよく、
トランジスタ１１６はノード１１５が完全にプリ
チヤージしない程小さくすることができる。 放電パスを設ける必要があること、入力Ａ，
Ｂ，Ｃはダイナミツクではなくスタテツクでなけ
ればならない。また、加算器入力が次のレベルを
セツトアツプする間出力は出力レベルを保持する
ようゲートできる。これらの機能を有する回路を
第３２図に示す。スタテツクな入力はデイプリー
シヨン型負荷トランジスタ１２５と駆動トランジ
スタ１２６を有するインバータによつて提供さ
れ、接地パスは入力，あるいはが存在する
限り駆動トランジスタを介して存在し続ける。
個々のVDDを有する代りにプリチヤージトランジ
スタ１１６，１２３のゲートはこれらトランジス
タのドレーンおよびφpソース１１８へ接続され
ている。出力ノード１２２はトランジスタ１２７
を介して入力線１２８へ接続されており、トラン
ジスタ１２７のゲートには出力クロツクφ0が印
加されている。プリチヤージクロツクφPと出力
クロツクφ0のタイミングを第３３図に示す。線
１２８上の出力は、φPが接地される少し後から
φPが再び負になり始めるまでの間は、たとえ入
力Ａ，Ｂ，Ｃが変化しても有効である。必要な
ら、キヤリー出力を発生する別個の回路が使用さ
れる。 本発明の特定の実施例について説明したが、当
業者にはおのずから種々の修正が示唆されるであ
ろう。例えば、データ語や命令語のビツト数、公
称クロツク周波数、論理値、および開示した計算
器のその他の詳細は装置設計に依存することは明
白である。従つて、本発明は開示した特定の実施
例に限定されるものではない。 以上の説明に関連して更に以下の項を開示す
る。 (1) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メモリと、該命令メモリを
アドレスするプログラムカウンタと、前記命令
メモリから出力される命令をデコードしかつ前
記データメモリから前記演算ユニツトへのデー
タの転送制御も含めてマイクロプロセツサシス
テムを制御する命令語デコーダ論理手段とを有
する電子マイクロプロセツサシステム用の分岐
論理システムであつて、(a)前記命令語デコーダ
論理手段に含まれ所与のタイミングサイクル中
前記命令メモリから出力される分岐命令をデコ
ードする分岐デコーダ手段と、(b)前記所与のタ
イミングサイクル中における前記分岐デコーダ
手段の分岐命令のデコーデイングに応答して前
記所与のタイミングサイクルに引き続くタイミ
ングサイクル中前記プログラムカウンタの内容
を前記命令メモリから出力される命令と変換す
る手段とを備えた分岐論理システム。 (2) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メモリと、該命令メモリを
アドレスするプログラムカウンタと、前記命令
メモリから出力される命令をデコードしかつ前
記演算ユニツトも含めてシステムを制御する命
令語デコーダ論理手段とを有する電子マイクロ
プロセツサシステムにおける分岐オペレーシヨ
ンを行なう方法であつて、(a)前記命令メモリか
ら分岐命令を読み出してデコードするステツプ
と、(b)前記命令メモリの出力を前記プログラム
カウンタへ接続するステツプと、(c)前記分岐命
令に引き続く命令を前記命令メモリから読み出
して前記プログラムカウンタへ入力するステツ
プとを含む方法。 (3) (a)数字データを記憶するデータメモリと、(b)
該データメモリに記憶される数字データに関し
て算術演算オペレーシヨンを実行する演算ユニ
ツトと、(c)前記データメモリから前記演算ユニ
ツトへのデータ転送制御も含めてシステムのオ
ペレーシヨンを制御する複数個の命令語を記憶
する命令メモリと、(d)該命令メモリをアドレス
するプログラムカウンタと、(e)前記命令メモリ
から出力される各命令語の少なくとも一部分に
応答して前記複数個の命令語の選択された１つ
の命令語に対して作動可信号を発生する第１デ
コーダ論理手段と、(f)該第１デコーダ論理手段
により作動可にされているとき前記命令メモリ
から出力される命令語を一時的に記憶する命令
語レジスタ手段と、(g)該命令語レジスタ手段へ
ロードされる前記複数個の命令語の前記選択さ
れた１つの命令語をデコードする第２デコーダ
論理手段と、(h)前記命令メモリ手段から出力さ
れる命令語をデコードする第３デコーダ論理手
段とを備えた電子マイクロプロセツサシステ
ム。 (4) 発生すべき制御信号を指示する複数個の命令
語を記憶する命令メモリを有する電子マイクロ
プロセツサシステムのオペレーシヨンを制御す
る制御信号の発生方法であつて、(a)前記命令メ
モリから命令語を出力するステツプと、(b)前記
命令メモリから出力される命令語の少なくとも
一部分をデコードしかつ前記命令メモリから出
力される選択された命令語に対して作動可信号
を発生するステツプと、(c)前記作動可信号が発
生される場合のみ命令語レジスタ内の前記命令
メモリから出力される命令語を一時的に記憶す
るステツプと、(d)前記命令語レジスタにロード
される選択された命令語をデコードしかつそれ
に応答して制御信号を発生するステツプと、(e)
前記命令メモリから出力される命令語をデコー
ドしかつそれに応答して制御信号を発生するス
テツプとを含む方法。 (5) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されるデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
プログラムカウンタと、前記データメモリから
前記演算ユニツトへのデータ転送制御も含めて
マイクロプロセツサシステムのオペレーシヨン
を制御するものであつて前記プログラムカウン
タ内の命令語アドレスに従つてマイクロプロセ
ツサシステムの各命令サイクル毎に１つずつ出
力される複数個の命令語を記憶する命令メモリ
と、マイクロプロセツサシステムとキーボード
とをインターフエースするキーボード感知手段
とを有する電子マイクロプロセツサシステム用
のキーデバウンスシステムであつて、(a)前記感
知手段による前記キーボード上のキー押下の感
知に従つて発生されるものであつてマイクロプ
ロセツサシステムを制御して押下キーの指示す
る機能を行なう一組の命令語の第１アドレスで
ある始動命令語アドレスをロードするローデイ
ング手段と、(b)前記感知手段がキー押下を検出
してから、前記命令語の組内の最後の命令語が
出力され、かつ、複数個の前記命令サイクルを
有する予め選択された期間中前記感知手段によ
りキー押下が検出されなくなるまで、前記ロー
デイング手段を作動不可にする手段とを備えた
キーデバウンスシステム。 (6) システムの各命令サイクル毎に出力されるも
のであつてシステムのオペレーシヨンを制御す
る複数個の命令語を記憶する命令メモリを有す
る電子マイクロプロセツサシステムに接続され
たキーボードのキー押下デバウンシング方法で
あつて、(a)前記キーボードのキー押下を感知す
るステツプと、(b)前記キーボードの特定の押下
キーを指示する多ビツトコードをメモリにロー
ドするステツプと、(c)前記命令メモリに記憶さ
れる多ビツトコードに従つて前記命令メモリを
アドレスするステツプと、(d)システムを制御し
て特定の押下キーの指示するオペレーシヨンを
行なわせるための一組の命令語を読み出すステ
ツプと、(e)前記命令語の組の終りに向つて前記
命令メモリから読み出される特定の命令語の読
み出しを感知するステツプと、(f)前記命令メモ
リから前記特定の命令が読み出されていてその
後複数個の命令サイクル中はキー押下が感知さ
れない場合を除き、前記キーボードのその後の
キー押下に応答して前記命令メモリのアドレツ
シングを禁止するステツプとを含む方法。 (7) 第１および第２入力と、キヤリー入力と、前
記第１および第２入力を中間ノードへ接続する
第１の交差結合されたMOSトランジスタ対と、
前記中間ノードと前記キヤリー入力を出力ノー
ドへ接続する第２の交差結合されたMOSトラ
ンジスタ対と、前記中間および出力ノードをプ
リチヤージする手段とを備えた全加算器回路。
チ）デコーダシステム、より具体的には電子計算
器（カルキユレータ）用分岐デコーダシステムに
関するものである。本明細書では本発明の分岐デ
コーダシステムを使用した完全な電子計算器シス
テムを開示しており、開示した電子計算器は直列
式のワード（語）構成計算器であるが、本発明は
この種の計算器に限定されるものではなくマイク
ロプロセツサに広く適用することができる。 主要な電子機能が単一集積半導体チツプ上に集
積された電子計算機システムに関して、そのよう
なチツプのいくつかが米国特許第3919532号、第
3934233号、第3931507号および第3988604号に示
されている。 これらの先行技術の概念により小型でパーソナ
ルサイズの計算器の大幅なコスト削減が可能とな
つた。これらの製品のコスト削減のために続けら
れている努力の中には、最小半導体チツプ領域を
使用して加算、減算、乗算、除算、二乗算、平方
算、パーセントおよびメモリのオペレーシヨンを
実行できる計算器の開発も含まれている。本明細
書で開示しているチツプは、上記タイプのオペレ
ーシヨンを実行できる手持型あるいは卓上型計算
器に使用でき、非常に小さい半導体チツプとして
作ることができる。 先行技術においては、全分岐アドレスが分岐命
令語の一部として組み入れられた米国特許第
3931507号に示されたような単一命令分岐オペレ
ーシヨンの使用が既に知られている。この場合、
命令語は分岐アドレスよりも長くなければなら
ず、後述する理由によりチツプシリコン領域の利
用は不経済となる。また、米国特許第3919532号
に示されたような相対的アドレツシング技術も知
られている。この場合には、分岐は１つの分岐命
令の実行によりROMの一部内でのみ行なうこと
ができる。さらに、米国特許第3988604号に示さ
れたようにROMをアドレスするのにプログラム
カウンタとページアドレスレジスタの両方を使用
することも知られており、プログラムカウンタ内
のアドレスは分岐命令により変えられROMペー
ジアドレスは別の命令により変えられる。しかし
ながら、この技術は分岐デコーダ論理を複雑にす
る。 命令語は命令語アドレスよりも２ビツト以上長
くなければならないので、分岐アドレスを分岐命
令内に置くことはマイクロプロセツサや計算器の
シリコン領域の使用を不経済にすることが判つ
た。例えば、９ビツト位置を有するプログラムカ
ウンタを使用し512個の命令語を記憶するROM
について考えると、命令を分岐命令として識別し
て例えば条件付分岐を出すには通常さらに２、３
ビツトを要するため、出力される命令語は10ある
いは11ビツトを有さなければならない。しかしな
がら、比較的簡単な計算器において、11あるいは
12ビツト命令語は可能な命令の組をデコードする
のに必要なものより長い。例えば、本明細書に開
示した計算器では、アドレスレジスタは９ビツト
長を有し、命令語は９ビツト長を有し、しかも命
令の全組がデコード可能である。また、米国特許
第3919532号もしくは第3988604号に示された分岐
システムは本明細書に開示したタイプの計算器に
使用できるが、これらの分岐システムは当業者に
は明らかなある欠点を有している。例えば、マイ
クロプロセツサの命令メモリのどこかへ長い分岐
を行なうことが複雑になる。さらに、これら先行
技術のシステムは条件付分岐を行なうことはでき
るが、テストされる条件は単一の予め選択された
ラツチの状態にすぎない。 本発明は電子マイクロプロセツサのキーデバウ
ンス装置に関する。 キーデバウンス装置は、キーボードのキースイ
ツチが動作したとき発生する意図しない二重入力
を防止するために使用される。 従来の電子マイクロプロセツサにおいてもキー
デバウンス装置が使用されていたが、従来のキー
デバウンス装置は、クロツク周波数に依存し、ク
ロツク周波数の狭い範囲でしか動作しなかつた。
そのためキーデバウンス装置を広い周波数範囲で
動作させるために周波数制御装置を付置すること
が必要であつた。 本発明の目的の１つは、電子マイクロプロセツ
サのキーデバウンス装置の改良にある。 本発明の他の１つの目的は、広い周波数帯域に
わたつて信頼性のある動作をする電子マイクロプ
ロセツサのキーデバウンス装置を提供することに
ある。 また本発明の他の１つの目的は、周波数制御装
置を付置することなく動作する電子マイクロプロ
セツサのキーデバウンス装置を実現することにあ
る。 本発明のキーデバウンス装置は150KHzから
800KHzわのクロツク周波数にわたつて効率的な
動作をおこなう。 本発明の上記目的は以下に記載する本発明に従
つて達成される。 本発明の好適実施例においては、分岐論理シス
テムは電子計算器の一部として半導体チツプ上に
設けられている。分岐論理システムは、所与のタ
イミングサイクル中システムの命令メモリから出
力される分岐命令をデコードする分岐論理回路
と、所与のサイミングサイクルに直接続くタイミ
ングサイクル中命令メモリから出力される命令に
従つて命令メモリをアドレスするプログラムカウ
ンタの内容を変更する回路とを備えている。さら
に、好ましくは、分岐デコーダ論理回路が選択さ
れたフラツグラツチの状態によつて分岐の実行を
条件付ける分岐命令内の複数個のビツトに応答す
る。フラツグラツチは前記複数個のビツトのデコ
ーデイングに従つて選択される。さらに、好適実
施例においては、命令メモリから出力される命令
語内のビツト数は命令メモリのアドレスに使用さ
れるプログラムカウンタ内のビツト数に等しい。 本発明自体およびその好適使用モード、その目
的ならびに利点は、本発明の実施例についての添
付図面を参照した以下の詳細な説明から最もよく
理解されるだろう。 第１図には本発明の特徴を採用できるタイプの
ポータブル電子計算器が示されている。計算器１
はキーボード２とデイスプレイ３を有している。
一実施例では、デイスプレイは発光ダイオード、
蛍光管、液晶装置等のアレイもしくはその他の評
示手段による８デジツトまたはキヤラクタで構成
される。デイスプレイの各キヤラクタは従来のセ
グメント区分されたキヤラクタであり、１キヤラ
クタは７セグメントで、小数点表示用のもう１つ
のセグメントが各キヤラクタに設けられている。
キーボード２等の入力手段は１組の数字キー（０
−９）、小数点キー（・）、および複数個の機能キ
ー、例えば加算（＋）、減算（−）、除算（÷）、
乗算（×）、平方根（√）クリア(C)、自乗（X2）
キーを有している。さらに、メモリオペレーシヨ
ン（Ｍ）およびメモリリコール（MR）等のメモ
リ機能も有し得る。 第２図には本発明を具体化した単一チツプ計算
器システムの機能的概略図が示されている。ここ
に示す単一チツプ１０は28ピンパツケージに配置
されている。もちろん、米国特許第3984816号に
あるように例えばデイスプレイを走査する線とキ
ーボードを走査する線とを結合してピン数を減ら
す技術も知られている。しかし、チツプ１０が取
付けられる基板の回路板の設計は、その上の回路
パターンがクロスオーバ点を有さなければ簡単化
できることが判つている。クロスオーバ点を必要
とする場合は、回路板または基板は二重規定配線
あるいは多段配線のジヤンパー線を設けなければ
ならず、いずれも回路板または基板の製作を複雑
にする。第２図から判るように、チツプ１０に28
ピンパツケージを使用することによつてそのよう
なクロスオーバ点の必要性が排除されている。キ
ーボード２は、例えば米国特許第3911234号に示
された方法で、そのようなクロスオーバ点を排除
して作ることができる。 第３図には本発明を具体化した単一チツプ計算
器システムの機能的ブロツク図がチツプ１０上の
種々の回路とともに示されている。種々の回路の
詳細な説明は第８図から２９図に関連して順次行
なうこととし、ここでは基本的なシステムの一般
的な機能説明を第３図に参照して行なう。第３図
において単線で示した接続は複数個の実際のハー
ドウエア相互接続を表わし、説明を用意かつ簡単
にするために単線は複数個の異なる機能を表わす
ものとする。例えば、ROM３０と命令語レジス
タ３３間の広幅線は、本発明の本実施例で使用さ
れる並列データバスを表わすために使用されてい
る。計算器のレジスタＡ−Ｄ，Ａおよび演算ユニ
ツト４０は直列に動作するが、本計算器の多くの
特徴は並列あるいは直列データバスの一方の使用
に限定されるものではないことが注意されるべき
である。 本発明の計算器システムは命令語メモリ好まし
くは命令語ROM３０を有する。ROM３０はプ
ログラムカウンタ３１に記憶された９ビツトアド
レスPC0−PC8に応答し、それによつて９ビツト
命令語R0−R8を出し、該命令語は命令語デコー
ダ論理回路３４および命令語レジスタ３３へ供給
される。プログラムカウンタ３１は通常擬似任意
形式で増分してROM３０をアドレスする。
BRANCH（分岐）、CALL（コール）、RETURN
（リターン）、DONE命令に対応する命令語は命
令語レジスタ３３へロードされないことを除け
ば、命令語レジスタ３３へロードされる命令語I0
−I8はROM３０から出力される命令語R0−R8に
対応する。BRANCH、CALL、RETURN、
DONE命令を受取る代りに、命令語レジスタ制
御および分岐論理回路３５の作動によりNO−
OP（ノーオペレーシヨン）命令がそこへロードさ
れる。命令語デコーダ論理回路３４の
BRANCH、CALL、DONE、RETURN命令を
デコードする部分はROM３０からのR0−R8命令
後に応答し、他の部分は命令語レジスタ３３から
のI0−I8命令語に応答する。さらに、分岐位置の
アドレスに対応しBRANCHあるいはCALL命令
に続く命令語は、分岐ラツチ３６がセツトされて
いるときは命令語レジスタ３３へ入るのを禁止さ
れる。 BRANCH命令に続く分岐アドレス命令語は、
(1)BRANCH命令が無条件BRANCH命令である
場合、あるいは、(2)BRANCH命令が条件付
BRANCH命令であつて条件が満たされている場
合、分岐アドレスとしてプログラムカウンタ３１
へロードされる。命令語レジスタ制御および分岐
論理回路３５は条件付BRANCH命令に遭遇する
と選択されたフラツグラツチ３８、キヤリーラツ
チ３７、「第１」ラツチ２６００（第２６図）、あ
るいは選択されたキーボードクラツチ３９の組合
せの状態をテストする。本明細書の最後の部分に
示した表のＡ項には種々のBRANCH命令が挙
げられており、分岐が条件付けられる種々のフラ
ツグおよびラツチを示している。命令語は９ビツ
トを有するため、BRANCHあるいはCALLが実
行されるとき分岐アドレス命令はプログラムカウ
ンタ３１へ直接挿入される。 分岐ラツチ３６はBRANCHあるいはCALL命
令（表のＡおよびＢ項参照）のデコーデイング
によりセツトされて、分岐アドレスが命令語レジ
スタ３３へロードされたり命令語デコーダ論理回
路３４のR0−R8命令語に応答する部分によりデ
コードされるのを禁止するために使用される。次
の命令語がプログラムカウンタ３１へロードされ
る分岐アドレスとして利用される限り、CALL命
令は特殊のタイプの無条件BRANCH命令であ
る。しかしながら、通常プログラムカウンタ３１
が増分するはずのアドレスもサブルーチンレジス
タ３２の記憶される。RETURN命令に遭遇する
と、命令語レジスタ制御および分岐論理回路３５
の制御下でサブルーチンレジスタ３２の内容はプ
ログラムカウンタ３１へロードされる。DONE
命令は本計算器システムの重要な特徴であり、プ
ログラムカウンタ３１へ記憶されたアドレスの増
分を禁止する。さらに、DONE命令は命令語レ
ジスタ３３へロードされず、命令語レジスタ３３
の内容が自動的にゼロにされる。これはNO−
OP（ノーオペレーシヨン）命令である。５ビツト
コードを記憶するキーメモリ手段を提供するキー
ボードラツチ３９はキーボードプログラマブル論
理回路アレイ（キーボードPLA）４１からロー
ドされて、バツフア４３およびキーボード２を介
してキーボード感知ストローブ４２から供給され
る入力をデコードしキーボード２のキー押下をデ
コードする。キーボードラツチ３９はキーボード
２の最終押下キーを指示するコードを記憶する。 キーボードデバウンスおよび論理回路４４はキ
ーボード２のキー押下のハードウエアデバウンシ
ングのために設けられている。キーボードラツチ
３９の出力は命令語レジスタ制御および分岐論理
回路３５の制御下でプログラムカウンタPC挿入
論理回路４５を介してプログラムカウンタ３１へ
挿入するか、あるいはKeyboard Latch To
Register Ａ（キーボードラツチからレジスタＡ
へ）命令（表のＧ項参照）がデコードされてい
る場合直列化回路４６を介して演算ユニツト４０
へ入力することができる。 命令語レジスタ３３へ記録された命令語の一部
は直列化回路４７を介して演算ユニツト４０用の
Ｂ入力制御回路４８へロードされ、定数（表の
Ｃ項参照）を含む選択されたオペレーシヨンを行
なう。 データメモリは第５ａ図に示したフオーマツト
を有する10デジツトデータ語の記憶に使用される
シフトレジスタＡ−ＤおよびＭによつて提供され
る。レジスタＡおよびＢのみが（それぞれＡおよ
びＢ入力制御回路を介して）演算ユニツト４０へ
入力され、加算あるいは減算オペレーシヨンが行
なわれる。レジスタＣおよびレジスタＭのＡ入力
制御回路４９との相互接続はレジスタＡとのデー
タ交換のために使用され、この交換は演算ユニツ
ト４０を介して行なわれるがこのとき演算ユニツ
ト４０はデータの変更には使用されない。レジス
タ入力論理回路５０Ａ−５０Ｄおよび５０Ｍは再
循環パスおよび転送／交換パスを供給するために
使用される。入力論理回路５０Ａは、好ましく
は、演算ユニツト４０からの出力を受取り、その
ためレジスタＡが演算ユニツト４０へ直接供給さ
れる唯一のレジスタである。こうして、好適実施
例の計算機においては、レジスタＡおよびＢの内
容のみが直接演算ユニツト４０へ供給されて算術
演算オペレーシヨンを行ない、このような算術演
算オペレーシヨンの結果のみが直接レジスタＡへ
戻される。他のレジスタＣ，Ｄ，Ｍの内容はレジ
スタＡあるいはＢの内容がレジスタＡあるいはＢ
へ挿入されるときに演算され得る。レジスタＣの
内容はレジスタＡへ挿入することができる。ある
いは、レジスタＡの内容がレジスタＣへ挿入でき
る。あるいは、レジスタＡとＣの内容は交換でき
る。同様に、レジスタＢの内容はレジスタＣまた
はＤへ挿入するか、あるいはこれらのレジスタの
いずれかと交換できる。また、レジスタＭの内容
へレジスタＡへ挿入するか、あるいはそれと交換
できる。種々のレジスタＡ−ＤおよびＭを演算ユ
ニツトへどのように入力するかあるいはそれらの
間でデータ転送をどのように操作するかに関す
る。これらの制約は算術演算オペレーシヨンを行
なうのに必要な命令数は増加する傾向にあるが、
(1)種種のレジスタおよび演算ユニツト間のハード
ウエア相互接続を制限すること、および(2)デコー
ドすべき異なるタイプの命令の数をROM３０内
に付加的命令を供給するために使用される付加的
チツプシリコン領域を償う以上に制限することに
よつてチツプシリコン領域が節約されることが判
つた。これらの付加的命令は、例えば、レジスタ
Ｄの内容が演算ユニツト内で処理される前にまず
レジスタＤの内容を挿入あるいはレジスタＢの内
容と交換して算術演算命令の前に付加的レジスタ
命令を追加する場合に生ずる。しかし、主に簡単
な算術機能を実行する計算器では、この方法によ
り計算器チツプに必要なシリコン領域が節約され
る。 レジスタＡの内容はデイスプレイ論理回路５２
を介してデイスプレイ３へ出力される。デイスプ
レイ論理回路５２はレジスタＡの内容をデコード
してデイスプレイ３の適当なセグメントを付勢す
る。 システムタイミング 次に第４ａ図および第４ｂ図を参照すると、チ
ツプ１０上のクロツク発生器５１によつて発生さ
れるタイミング信号の代表的な形が示されてい
る。クロツク発生器の発振器は150KHzから333K
Hzの周波数範囲を有し、公称周波数は200KHzで
ある。第４ａ図に示したように、２つの主クロツ
ク位相（φ1およびφ2）と２つのプリチヤージク
ロツク位相（φ3およびφ4）とがある。位相φ3は
位相φ1の初めの半位相中「低」となりプリチヤ
ージとして働く。位相φ4は位相φ2の初めの半位
相中「低」となりプリチヤージとして働く。各ビ
ツトタイムBT0−BT3はφ1＋φ2に等しい周期を
有するが、これは計算器内のデータの１ビツトを
クロツクする時間に等しい。BT0からBT3の４
ビツトタイムは（４ビツトの）データの１デジツ
トをクロツクするのに必要な時間を有し、デジツ
トタイムを構成する。各デジツトタイムDT0−
DT9は計算器の１デジツトを（２進化10進ある
いは16進で）クロツクする時間間隔を供給するの
で、DT0からDT9の10デジツトタイム間隔がデ
ータ語内の全10デジツトをクロツクする時間を供
給する。早期デジツトタイムDT0E−DT9Eはデ
ジツトタイムDT0−DT9に対応するが、２ビツ
ト時間早く発生する。10デジツトタイム（DT0
からDT9）は公称クロツク周波数200KHzで640μs
周期を有する命令サイクルを構成する。デイスプ
レイ内のセグメントＡ−ＧおよびＰが表示動作中
に生ずる状態タイムＡ−ＧおよびＰ中に繰返し作
動可とされる限り、引き続く命令サイクルはＡ−
ＧおよびＰと付された状態タイム（STA−STG
およびSTP）である。ベータタイムβ0−β3はビ
ツトタイムBT0−BT3に対応するが、反転され
ていてかつφ3プリチヤージクロツクサイクルの
周期だけ短縮されている。 本発明を具体化した計算器は４相MOS論理を
使用しているため、チツプ上の殆んど給電線を必
要としないが、レース（競合）状態をなくすため
にプリチヤージタイムは注意深く選択する必要が
ある。こうして、直列接続のクロツクされたゲー
トに対しゲートレベルは反転していなければなら
ず、位相φ3でプリチヤージされるゲートは位相
φ4でプリチヤージされるゲートを駆動し、逆に、
位相φ4でプリチヤージされるゲートは位相φ3で
プリチヤージされるゲートを駆動しなければなら
ない。しかしながら、同じ位相を有するゲートは
中間にスタテツクなインバータのある場合には直
列に接続することができる。チツプ１０の詳細な
論理回路図において、クロツクされたゲートには
特定のゲートがφ3、φ4のいずれかのプリチヤー
ジサイクルで駆動されるかを指示する３あるいは
４の数字を付して示されている。スタテツクなゲ
ートは「Ｓ」を付して示されている。ゲートから
の信号には、信号がφ3、φ4のいずれかのプリチ
ヤージサイクルで発生されるかを指示する添字が
しばしば付されている。また、このプリチヤージ
論理はチツプシリコン領域を保存しかつ消費電力
を低減するために使用されるが、本明細書に開示
した計算器の特徴はこのような論理の使用には依
存しない。 前記の約定によれば、BT03、BT13等のビツト
タイムは、ビツトタイムが「０」あるいは「１」
であつて位相φ3のプリチヤージで駆動されるゲ
ートから信号が発生したことを指示する。なお、
第８図から第２９図の詳細な論理回路図には前記
しなかつたタイミング信号もいくつか使用されて
いる。例えば、タイミング信号９２３は位相φ3
プリチヤージで動作するゲートからのデジツトタ
イム９とデジツトタイム２を指示する。３桁の数
字を有する他のタイミング信号にも同じ約定が用
いられる。 命令語 表にはROM３０へプログラムされて計算器
の動作を制御する命令が挙げられている。この計
算器のROM３０内に記憶可能な命令語の組が表
に示されている。表を参照すると、種々の命
令語を説明するためにＡ項からＧ項に分類されて
いる。各命令語のタイプは各命令組のタイプのフ
オーマツトを示す第６ａ図から第６ｈ図の１つに
関連している。 BRANCH命令（Ａ項）は、分岐が条件付かど
うかそしてもし条件付ならどのフラツグあるいは
ラツチで分岐が条件付けられるかを指示する。状
態ビツトＳは、選択されたフラツクあるいはラツ
チがリセツトされたかセツトされたかに基づいて
条件付分岐を実行すべきかどうかを指示するのに
使用される。BRANCHあるいはCALL命令にす
ぐ続く命令語は、プログラムカウンタ３１へ挿入
すべきアドレスを提供する。命令語長は９ビツト
でありプログラムカウンタの長さも同様に９ビツ
トであることが注意されるべきである。従来、分
岐アドレスはBRANCH命令の一部として含ま
れ、典型的には命令語はプログラムカウンタ３１
へロードされるアドレスよりも長くなつている。
しかしながら、命令語をプログラムカウンタアド
レスと同じ長さに短縮すればチツプシリコン領域
をより効率的に使用できることが判つている。こ
れは第１命令語がBRANCH命令で第２命令語が
分岐アドレスである２命令サイクル分岐を使用し
て達成される。これは電子計算器チツプのシリコ
ン領域を低減させるための本発明の重要な特徴で
ある。 機能については先に述べたSUBROUTINEお
よびDONE命令のフオーマツトが表のＢ項に
示されている。 表のＣ項の算術演算命令は、レジスタＡと定
数を含む演算オペレーシヨンあるいはレジスタＡ
とＢを含むオペレーシヨンに限定される。前記し
たように、これは電子計算器のチツプシリコン総
領域を低減するための本発明の重要な特徴であ
る。算術演算命令用に発生されるマスクを第５ｂ
図に示す。表のＤ項からＧ項には、レジスタＡ
の内容をシフトする命令、種々のレジスタを互い
に交換する命令、選択されたフラツグをセツトお
よびリセツトする命令、キーラツチ３９の内容を
レジスタＡへ挿入する命令が挙げられている。 データ語フオーマツトおよび関連マスク 次に第５ａ図には、レジスタＡ−ＤおよびＭに
記憶されるデータ語のフオーマツトが示されてい
る。前記したように、各データ語は直列データの
10デジツトを有し、各デジツトは直列４ビツトを
有する。従つて、全データ語は40（例えば10×４）
ビツトを有する。デジツトタイムDT0において、
データ語は第５ａ図に示したようにレジスタＡ−
ＤおよびＭに記憶される。即ち、最下位デジツト
D0はＡ入力制御回路４９またはＢ入力制御回路
４８への挿入、あるいは、入力論理回路５０Ｂ−
５０Ｄおよび５０Ｍを介した再循環の準備の完了
したレジスタＡ−ＤおよびＭ内の部分へ記憶され
る。最上位デジツト位置D9は小数点位置を指示
する16進コードを記憶する。次の上位デジツト位
置D8は正規の８デジツトフイールド外の桁上げ
のオーバフローを保持する。デジツト位置D7−
D0は２進化10進データの８デジツトを保持する。 第５ｂ図にはROM３０の算術演算命令語に含
まれるマスクコードが示されている。マスクコー
ドを使用する命令語セツトは表のＣ項に示され
ている。命令語デコーダ論理回路３４の発生する
マスクは、Ｂ入力制御回路４８に対して、(1)10デ
ジツトデータ語のどのデジツトをレジスタＢから
通過させて演算ユニツト４０内のレジスタＡの内
容の対応するデジツトに対して加・減算するか、
あるいは、(2)定数加算中レジスタＡの内容のどの
デジツトを直列化回路４７の出力へ加算するかを
指示する。第５ｂ図にはコード000、001、010、
011、111を含む５つのマスクが10デジツトデータ
語の下に矩形で囲まれて示されている。特定のマ
スクに関連した矩形で囲まれたデジツトは算術演
算命令語デコーダ論理回路３４内のマスクデコー
ダ論理により演算ユニツト４０へ通される。マス
ク論理の詳細な説明から判るように、マスクコー
ドはＡ入力制御回路４９を介してレジスタＡから
演算ユニツトへ通過するデータとタイミングのと
られた関係でＢ入力制御回路４８を作動させる。
第５ｂ図には定義されていない３つのマスクコー
ド即ち100、101、110がある。マスク１１０は実
際には最下位デジツトLSDマスクを生ずるが、
（キーボードラツチからレジスタＡへ）というオ
ペレーシヨン（表のＧ項参照）のみと使用する
ことができる。マスク１０１，１１０はＢ入力制
御回路４８によつて何らマスクを生じないが、そ
れぞれフラツグオペレーシヨン命令群およびレジ
スタオペレーシヨン命令群のデコーデイングのた
めに保存される。 デイスプレイ 次に第７ａ図および第７ｂ図を参照する。第７
ａ図には、小数点として使用される８セグメント
共に７セグメントキヤラクタデイスプレイにより
表示可能な10進の10デジツト０−９が示されてい
る。第７ｂ図において、キヤラクタセグメントは
セグメントＡ−Ｇ、小数点セグメントはセグメン
トＰである。第７ｂ図に示したように、各キヤラ
クタ位置には８セグメント用の共通カソード９が
ある。各キヤラクタ位置の８セグメントＡ−Ｇお
よび導体SA−SGおよびSPによりそれぞれ共通接
続されている。チツプ１０は1975年４月７日提出
の米国特許出願第565489号に示されたセグメント
走査法を使用しており、それによればセグメント
が順次走査されセグメント電極の走査に関連して
デジツトカソードが選択的に付勢されてキヤラク
タ０−９と小数点とを形成する。この米国特許出
願第565489号のセグメント走査法を使用すること
によつて、従来一般に使用されているデイスプレ
イドライバは省略されている。そのため、デイス
プレイが発光ダイオードアレイを有する場合チツ
プ１０はデイスプレイ１１に直結できる。 システム論理回路図について 次に第３図のブロツク図に示された回路を形成
するチツプ１０上の論理回路を詳細に示す第８図
から第１２図および第１４図から第２９図を参照
して、第３図のシステムのいろんな部分について
説明する。これらの図面に関する以下の説明はチ
ツプ１０上の多くの点で得られる論理信号に関連
しており、論理「０」は負電圧VDDに対応し、論
理「１」は０電圧VSSに対応する。さらに、これ
らの図面に示すＰチヤネルMOSトランジスタは
ゲートに論理「０」即ち負電圧が印加されるとき
導通するものである。バー（−）の付してない論
理信号は「真」論理である。即ち、２進の「１」
（電圧VSS）信号の存在を指示し、２進「０」（電
圧VDD）が信号の不在を指示する。バー（−）の
付された論理信号は「偽」論理であり、２進
「０」（電圧VDD）が信号の存在を指示し、２進
「１」（電圧VSS）が信号の不在を指示する。クロ
ツクされたゲートの数字３はプリチヤージとして
位相φ3が使用されていることを示し、数字４は
プリチヤージとして位相φ4が使用されているこ
とを示す。ゲート内のＳはゲートがスタテイツク
に作動することを示す。 なお、以下の説明では論理装置に言及する際３
あるいは４デジツト数を使用しており、３デジツ
ト数の第１デジツトおよび４デジツト数の最初の
２デジツトがその素子が示されている特定の図面
番号を表わしている。従つて、このように番号の
付された素子については、以下の説明はその特定
の装置を示す図面を参照してないこともある。 プログラムカウンタ 第８ａ図および第８ｂ図にプログラムカウンタ
３１の論理回路図が示されている。プログラムカ
ウンタ３１は段８００−８０８を有する９段シフ
トレジスタを含み、各段は出力が位相φ3プリチ
ヤージを有するNORゲートに接続されたいくつ
かのANDゲート（例えば８００ａ−８００ｅ）
を有している。NORゲートの出力はφ4プリチヤ
ージを有するインバータへ接続されている。
ANDゲートの１つ（例えば８００ａ）はインバ
ータからの出力とHOLD制御信号に応答する。
ANDゲート８００ｂは制御信号KTPC
（Keyboard Latch To Program Counter、キー
ボードラツチからのプログラムカウンタへ）とキ
ーボードラツチからの出力（この場合KL１６）
に応答する。ANDゲート８００ｃはフイードバ
ツク論理回路８０９の出力と制御信号INCPC
（Increment To Program Counter、プログラム
カウンタ増分）に応答する。ANDゲート８００
ｄはROM３０の出力と制御信号RTPC（ROM
To Program Counter、ROMからプログラムカ
ウンタへ）に応答し、ANDゲート８００ｅはサ
ブルーチンレジスタ３２の出力と制御信号
SRTPC（Subroutine To Program Counter、サ
ブルーチンからプログラムカウンタへ）に応答す
る。他段の各ANDゲート８０１−８０８は、(1)
増分AND回路（例えば８０１ｃ）への入力が前
段の出力から取られる点、および、(2)選択された
段のみがキーボードラツチからの出力を受取る点
を除けば、上記と同じである。それゆえ、８００
ｂに等価のNANDゲートは全段には設けられて
いない。フイードバツク論理回路８０９は段８０
４および８０８の出力に応答して排他的OR機能
を遂行する。そのため、これはプログラムカウン
タ内のアドレスが「増分される」毎に擬似任意な
形で行なわれる。表には命令語が論理順に挙げ
られており、プログラムカウンタ３１によつて発
生される擬似任意カウントを示している。当業者
には９段を有するプログラムカウント３１が可能
な512個の状態の511個の状態まで擬似任意にカウ
ント可能であることが判るであろう。HOLD信
号はプログラムカウンタ３１内の現在のアドレス
を保持するために使用され、INCPC信号はプロ
グラムカウンタ内の数を擬似任意に増分する。
HOLD、KTPC、INCPC、RTPC、SRTPC線の
いずれにも信号が供給されない場合、プログラム
カウンタ３１に自動的にＯ位置がロードされる。
プログラムカウンタの種々の段からの出力PC０
−PC８はROM３０およびサブルーチンレジスタ
３２の入力へ供給される。 サブルーチンレジスタ３２はラツチ８１０−８
１８からなる９ビツトアドレスメモリを含んでい
る。各サブルーチンレジスタラツチはプログラム
カウンタ３１の出力に応答し、NPSCR信号に応
答してラツチをロードし、信号に応答し
てそこに記憶されたアドレスをラツチする。 命令語メモリ 命令語メモリは、好ましくは、512ビツト
ROM３０として設けられている。この計算器に
使用されるROM３０は詳細に示してないが、プ
ログラムカウンタ３１によつて供給されるアドレ
スPC０−PC８に応答するものであり、好ましく
は米国特許第3934233号に示された仮想接地タイ
プである。この米国特許第3934233号の仮想接地
タイプのROMを使用すれば、１つの接地線即ち
VSS線を５つ以上のＰ型拡散に使用することによ
り、従来典型的に使用されているROMに比べ
ROMのサイズを大幅に縮小できる。 ROM３０は表に挙げた命令語でプログラム
して計算器に使用することができる。表には各
命令語およびその擬似任意アドレスが示されてい
る。 命令語デコーダ論理回路 第９図には命令のRETURN、DONE、
CALL、BRANCH群をデコードするのに使用さ
れるデコーダ論理回路の部分が示されている。
NANDゲート９００はRETURN命令をデコー
ドし、NANDゲート９０１はDONE命令をデコ
ードし、NANDゲート９０２はCALL命令をデ
コードし、NANDゲート９０３はBRANCH命
令をデコードするように構成されている。
NANDゲート９００−９０３はROM３０からの
命令語に応答しまたにも応答する。は分岐
ラツチ２０から供給される信号でBRANCH命令
に続くアドレスがROMから出力されていること
を指示し、それによつてNANDゲート９００−
９０３を作動不可にして分岐アドレスをデコード
しないようにする。NANDゲート９００−９０
３は命令語レジスタ３３内の命令語ではなく
（BRANCH、CALL、RETURN、DONE命令で
はあり得ない）、ROM３０から出力される命令
語に応答する。こうして、NANDゲート９００
−９０３は命令語メモリ即ちROM３０から出力
される命令語をデコードする命令語デコーダ論理
手段を提供する。 第１０図にはフラツグオペレーシヨンによりど
のフラツグラツチ３８がアドレスされているかを
デコードする一連のNANDゲート１０００−１
００８が示されている。NANDゲート１０００
−１００８がBRANCH型命令および分岐アドレ
ス命令のロードされない命令語レジスタ３３から
出力される命令語に応答する限り、命令語のI0お
よびI1のビツトをデコードする必要はない。さら
に、フラツグラツチ２２００−２２０５がI5ビツ
トに応答する限り、NANDゲート１０００−１
００４および１００７はセツトあるいはリセツト
機能を指示するI5ビツトに応答しない。 前記したように、命令語デコーダ論理回路３４
はＢ入力制御回路４８により演算ユニツト４０へ
入力されるデジツトを制御するマスク発生器を有
している。ゲート１１００−１１０４は命令語レ
ジスタ３３から出力される算術演算命令語内の最
下位デジツトLSD、最上位デジツトMSD、オー
バフローOVF、小数点DPTおよび仮数MANT
マスクをデコードする。種々の算術演算命令が表
のＣ項に、種々のマスクが第５ｂ図に定められ
ている。ANDゲート１１００はLSDマスクを形
成する命令語のビツトのみならずORゲート１１
０５の出力にも応答する。ORゲート１１０５は
NO−OP命令に遭遇したときLSDマスクを無効
にする命令語のI5−I8ビツトに応答する。NO−
OP命令は表のＣ項におけるレジスタＡに定数
０が加算される算術演算オペレーシヨンとして定
義されている。しかしながら、この加算は達成さ
れずデータ語は単に再循環するのみである。この
とき、LSEマスクは無効とされるため加算に行な
われない。もちろん、加算を行なつてもレジスタ
Ａ内の数字は変化しない。しかしながら、加算を
行なうと前の算術演算オペレーシヨンのためにキ
ヤリーラツチ３７に予めロードされたものが変化
することがある。そのため、NO−OPが真のノ
ーオペレーシヨン命令であるためにはキヤリーラ
ツチ３７を変えてはならない。従つて、この特定
の命令に対してLSDマスクは発生されず、これ
がORゲート１１０５内のI5−I6ビツトをデコー
ドする理由である。NANDゲート１１００−１
１０４の出力はNORゲート１１０６へ供給され、
その出力はβ0およびβ3制御転送ゲートを介して供
給される。β3制御転送ゲートの出力は３個のイン
バータ１１０７−１１０９へ供給されて
MASK34、03、MASK34、MASK03、
および04信号を供給する。ここで、第１
数はビツトタイムそして第２数は特定のマスク信
号のプリチヤージタイムを表わしている。 ANDゲート１１００−１１０４は夫々DT0E、
DT7E、DT8E、DT9Eおよび9に応答し、
第５ｂ図のマスク表に従つた適当なデジツトタイ
ムに適当なマスクを発生する。 第１２図には、大部分のレジスタオペレーシヨ
ン命令（表のＥ項）といくつかの算術演算命令
（表のＣ項）のデコーデイングに使用される命
令語デコーダ論理回路３４の部分が示されてい
る。NANDゲート１２００−１２０４は命令語
レジスタ３３内の命令語をデコードしてそれぞれ
信号BD，BC，AB，CAおよびMAを出す。信号
BDはレジスタＢからレジスタＤ（Ｂ→Ｄ）への
転送命令またはレジスタＢとレジスタＤ（Ｂ／Ｄ）
間の交換命令がデコードされたことを指示する。
信号BC，AB，CAおよびMAについても同様の
ことが言える。I5ビツトはレジスタＢ，Ｄへの入
力論理回路５０Ｂ，５０ＡおよびＡ入力制御回路
４９の演算ユニツト４０への入力においてデコー
ドされるのが交換オペレーシヨンが転送オペレー
シヨンかを指示している。複合ゲート１２０５は
Ｃ→Ａ転送命令ではなくＡ→Ｃ転送命令もしくは
Ｃ／Ａ交換命令をデコードして信号ACを発生す
る。 複合ゲート１２０９は２種類の算術演算命令
（Ａ±ＢあるいはＡ＋Ｋ）のＡ／φビツトをデコ
ードする。複合ゲート１２０６は信号をデコ
ードする。が論理「１」であるとレジスタＡ
の出力はＡ入力制御回路４９を通過せず、それは
(1)シフトオペレーシヨンあるいは(2)Ａ→Ｂおよび
Ａ→Ｃ転送命令以外のレジスタＡを含むレジスタ
オペレーシヨン中に行なわれる。その他の状態の
ときは全てレジスタＡの出力はＡ入力制御回路４
９へ印加され、レジスタＡの通常の再循環パスは
Ａ入力制御回路４９を介して演算ユニツト４０に
至り入力論理回路５０Ａを介してレジスタＡへ戻
る径路となる。もちろん、レジスタＡの内容が単
に再循環しているときはマスク信号が存在しない
ためにデータはＢ入力制御回路４８を通過しな
い。 NANDゲート１２０７は（キーボードラツチ
からレジスタＡへ）という命令（表のＧ項参
照）をデコードしてM4信号を出す。NANDゲー
ト１２０８はレジスタＡ，Ｂを含む算術演算オペ
レーシヨン中MANTマスクをデコードしてBCD
信号を出し、演算ユニツト４０がそれに対し自動
的に２進化10進修正を行なう。他の動作状態に対
しては演算ユニツトは自動的に16進で動作する。 命令語デコーダ論理回路３４の上記説明は表
に挙げた命令語の殆んどのデコーデイングについ
て行なつたことになる。前記したように、ある命
令語の選択されたビツトは命令語デコーダ論理回
路３４ではデコードされず局部的にデコードされ
る。命令語のこれらの特定部分のデコーデイング
については、これらの命令語ビツトをデコードす
る素子に関連して説明する。 フラツグ論理（第１０図）、マスク発生器（第
１１図）およびレジスタオペレーシヨン（第１２
図）の制御に使用される命令語デコーダ論理回路
の部分は命令語レジスタ３３内の命令語に応答
し、これらのデコーダは命令語レジスタ３３へロ
ードされないBRANCH、BRANCH
ADDRESS、CALL、RETURN、DONE命令を
デコードする必要がない。そこで、命令語レジス
タ３３へロードされるNO−OP命令はレジスタ
Ａ−ＤおよびＭ内のデータを単に再循環するのみ
である。こうして、前記デコーダは命令語レジス
タ３３から出力される命令語をデコードする命令
語デコーダ論理手段を提供する。 データレジスタ、レジスタ入力論理回路および演
算ユニツト入力制御回路 第１３図には、レジスタＡ−ＤおよびＭ、その
入力論理回路５０Ａ−５０Ｄおよび５０Ｍ、演算
ユニツト４０、およびＡ、Ｂ入力制御回路４９，
４８のより詳細なブロツク図が示されている。
Ａ、Ｂ入力制御回路４９，４８およびレジスタ入
力論理回路５０Ａ−５０Ｄおよび５０Ｍ内に、図
示したデータ転送パスを作動可能にするためにど
のデータ制御信号がデコードされるかが示されて
いる。第１３図に示した信号名のフオーマツト
は、デコードされているI5ビツトが転送命令（例
えばＢ→Ｄ）ではなく交換命令（例えばＢ／Ｄ）
を指示している場合を除き第１２図のデコーダで
デコードされる制御信号と一致し、数字５が制御
信号名の後に付記されている（例えばBD5）。第
１３図中でこれまで説明しなかつた唯一の制御信
号はＡ±ＢおよびＡ＋Ｋ制御信号であるが、それ
については第１７図に関連して説明する。 計算器のデータメモリは第１４図に示したレジ
スタＡ−ＤおよびＭで提供されている。レジスタ
Ｂ−ＤおよびＭはそれぞれ10個の10進位置を有す
るデータ語を記録する39 1/2ビツトの記憶装置を
有している。40ビツトの代りに39 1/2ビツトが供
給される限り、その出力は入力に対して反転され
ている。レジスタＡ１４００の主要部は31 1/2ビ
ツトの記憶装置を含んでいる。シフトレジスタ１
４００の−4は４ビツトシフトレジスタ１４０
１へ接続されている。シフトレジスタ１４０１の
出力4はもう１つの４ビツトシフトレジスタ１
４０２へ供給され、シフトレジスタ１４０２の出
力は＋4である。レジスタＡからの通常のデー
タパスはシフトレジスタ１４０１の出力からのも
ので、データ再循環、算術演算オペレーシヨン、
およびデータ転送交換オペレーシヨン用である。
Ａ−および＋出力はシフトオペレーシヨンに使
用される。なお、演算ユニツト４０からの出力が
開路され算術演算命令語内のＡ／φビツト（表
のＣ項参照）が２進「１」であるとき、＋出力
はレジスタＡの出力の再循環パスとして使用され
る。 レジスタ入力論理回路５０Ａから判るようにゲ
ート１５００および１５０１は通常演算ユニツト
４０からの出力（ADDEROUT）をレジスタＡ
へ伝送し、複合ゲート１２０９からのＡ／φが論
理「１」であるときレジスタＡの＋出力をレジ
スタＡの入力へ入力する。レジスタ入力論理回路
５０ＢはORゲート１５０３においてインバータ
１５０２で反転された信号ABに応答してレジス
タＡの内容をレジスタＢの入力へ転送する。それ
はさらに信号BC，BDおよびNANDゲート１５
０４，１５０５における命令語のI5ビツトにも応
答し、NANDゲートの出力はそれぞれＢ／Ｃあ
るいはＢ／Ｄレジスタ交換オペレーシヨンに応答
してレジスタＣおよびＤからの出力を挿入する
ORゲート１５０６および１５０７へ接続されて
いる。さらに、インバータ１５０２および
NANDゲート１５０４，１５０５の出力は入力
としてNANDゲート１５０８へ供給され、
NANDゲート１５０８の出力レジスタＢの出力
にも応答するORゲート１５０９へ接続されてい
る。こうして、他の交換や転送オペレーシヨン
（Ａ／Ｂ、Ａ→Ｂ、Ｂ／ＣあるいはＢ／Ｄ）が指
示されていない場合、NANDゲート１５０８お
よびORゲート１５０９はレジスタＢの内容を再
循環させる。ORゲート１５０３，１５０９，１
５０６，１５０７の出力はNANDゲート１５１
０へ供給され、NANDゲート１５１０の出力は
レジスタＢへ入力として供給される。 レジスタ入力論理回路５０Ｃは信号BCおよび
ACを反転するインバータ１５１７および１５１
１を含んでおり、それらの信号はそれぞれレジス
タＡおよびＢからの出力にも応答するORゲート
１５１２および１５１３へ供給される。インバー
タ１５１７および１５１１の出力はまた、レジス
タ入力論理回路５０Ｂ内のNANDゲート１５０
８と同じ再循環機能を果すNANDゲート１５１
４にも供給される。NANDゲート１５１４の出
力はレジスタＣの出力と共にORゲート１５１５
へ供給される。ORゲート１５１２，１５１３，
１５１５の出力はNANDゲート１５１６へ入力
として接続され、NANDゲート１５１６の出力
はレジスタＣの入力へ接続されている。 レジスタ入力論理回路５０Ｄの信号BDに応答
し、複合ゲート１５１８の指示に従いレジスタＢ
の内容を入力するかあるいはレジスタＤの内容を
再循環させる。 レジスタ入力論理回路５０Ｍは信号MAおよび
I5ビツトに応答してＭ／Ａ交換オペレーシヨンが
デコードされているときレジスタＡの内容をレジ
スタＭへ挿入し、複合ゲート１５１９に交換オペ
レーシヨンが指示されていないときはレジスタＭ
の内容を再循環させる。 演算ユニツト４０のＡ入力の制御回路であるＡ
入力制御回路４９を第１６図に示す。Ａ入力制御
回路は出力がNANDゲート１６０４に接続され
た４個のORゲート１６００−１６０３を含んで
おり、NANDゲート１６０４の出力は演算ユニ
ツト４０のＡ入力へ接続されている。正規のデー
タパスは、複合ゲート１２０６からの信号に
応答してレジスタＡの内容を演算ユニツト４０へ
入力するORゲート１６００を通る。ORゲート
１６０１−１６０３はそれぞれＡ／Ｂ交換オペレ
ーシヨンおよび信号CA，MAのデコーデイング
によりレジスタＢ，Ｃ，Ｍの内容の演算ユニツト
４０への入力が可能となる。 第１７図にＢ入力制御回路４８を示す。ゲート
１７００は左・右シフトオペレーシヨン中レジス
タＡの出力、＋、−を演算ユニツト４０の
Ｂ入力へ接続する。命令語レジスタ３３からの3
がデコードされてシフトオペレーシヨンが右シフ
トか左シフトかを指示する。ゲート１７００は
MANTマスクのもとでシフトオペレーシヨンを
行なうようにハードウエア配線されている。即
ち、DT9Eで受信される小数点デジツトは出力
から自動的に供給され、＋出力は左シフトに
−出力は右シフトに使用される。ゲート１７００
はまたMASK34信号にも応答する。表のＤ項
および第６ｅ図から判るように、シフト検出を制
御するI3ビツトは左シフトオペレーシヨン中LSD
マスクを発生し右シフト信号はOVFマスクを発
生する。しかしながらMASK34を使用してどの
デジツトを演算ユニツトに通すかを指示する代り
に、ゲート１７００においてMASK34を使用し
てどのデジツトを加算器に通さないかを指示す
る。即ち、左シフトオペレーシヨン中第１デジツ
ト（LSDマスク）を加算器へ通さず自動的にそ
のデジツトをゼロとする。同様に、右シフト中こ
のマスク論理を使用して最上位デジツトもゼロと
される。 ゲート１７０１はROM３０からの命令語によ
り定数を含まない算術演算が指示される場合、レ
ジスタＢの内容を加算器のＢ入力へ入力するため
に設けられている。こうして、ゲート１７０１は
Ａ±Ｂ型の算術演算オペレーシヨンをデコードす
る。インバータ１７０３はI5ビツトが論理「１」
である減算中レジスタＢからの出力をまず反転
するために使用される。 ゲート１７０２は定数を含む算術演算オペレー
シヨン中M4論理「０」のとき命令語のI6−I8ビ
ツトからの直列化された定数を直列化回路４７を
介してロードしたり、キーボードラツチからの定
数を直列化回路４６を介してロードするために使
用される。こうして、ゲート１７０２はＡ＋Ｋ型
の算術演算オペレーシヨンをデコードする。 演算ユニツト 演算ユニツト４０は第１８図に示されている。
演算ユニツト４０は入力Ａ，Ｂを有する直列演算
ユニツトであり、３ 1/2ビツトの遅延を有してい
る。ゲート１８０２，１８０６はレシオレス全加
算器であり、直列配置の交差結合されたMOS型
排他的ORゲートを使用している。ゲート１８０
２は半ビツト遅延で３入力（即ち、Ａ、Ｂおよび
CARRY）の和を出力する。CARRYビツトはゲ
ート１８０３に設けられた１つあるいは３つのソ
ースから来ることができる。１つのソースは、減
算オペレーシヨン中にマスクの初めにCARRYを
挿入するのに使用されるゲート１８１２が発生す
るCIEである。このとき演算ユニツト４０で行な
われる２の補助減算に従つてCARRYビツトが必
要である。NANDゲート１８１２はマスク発生
器（第１１図）により異なる量だけ遅延された
MASK34およびMASK04信号を有しており、先
端検出器である。ゲート１８１２へ行くタイミン
グ信号９３４は次の命令サイクルへのCARRY信
号を阻止するために使用されている。ゲート１８
１３はI5および0ビツトに応答し、Ａ−Ｂオペレ
ーシヨン中にSUBTRACT信号を発生するため
に使用されている。CARRYを作る第２の方法
は、１ビツト遅延した前のCARRYと、Ａ、Ｂ加
算器入力とを入力するゲート１８１１が発生する
16進CARRY（HC）である。ゲート１８１１の発
生するCARRYはまた、命令サイクルの再終端に
おいてゲート１８００により９３４に阻止され、
次の命令サイクルの初めに桁上げされるのを防
ぐ。CARRYを作る最後の方法は、２進化10進
（BCD）修正によるものである。結果をBCD修正
しなければならない場合それは加算オペレーシヨ
ンであり、CARRYは減算オペレーシヨンの
BCD修正中に強制される。ゲート１８１０は加
算器１８０２から出力される各デジツトをサンプ
リングしてBCD修正が必要であるか否かを決め
る。これは加算器１８０２の出力に接続されたシ
フトレジスタ１８０１が出力するCX、BX、
SUM出力をサンプリングして行なわれる。 SUM、CXおよびBXは、出力された結果が10
進「９」より大きいか否かを決める。命令語のI5
ビツトはまたゲート１８１０にも送られ、減算あ
るいは加算のために修正を行なうべきか否かを決
める。加算が指示されると修正条件
は16進CARRY（HC）あるいは９より大きい和で
ある。減算が指示される場合I5は２進「１」であ
り、CARRYの発生条件は16進CARRY（）の
欠如である。を発生するゲート１８
０９はゲート１８１０からの出力、ゲート１２０
８からのBCD信号、マスク信号およびタイミン
グ信号に応答し、修正信号を送出すべきか否かを
決める。ゲート１８０３は、常に16進で作動され
るオーバフローおよび小数点デジツト中BCD修
正を禁止するタイミング信号を供給する。 ゲート１８０７はBCD修正が第２加算器１８
０６で行なわれるときプラス６あるいは10修正因
子を供給する。加算オペレーシヨンが指示されて
いるとき（I5は２進「０」）、６が加算される。し
かしながら、I5が２進「１」で減算オペレーシヨ
ンが指示されると、プラス10が加算器１８０６に
加えられる。加算器１８０６はシフトレジスタ１
８０１の出力と、ゲート１８０７で発生するプラ
ス６あるいは10と、ゲート１８０８で発生する前
のキヤリーとに応答する。 命令語レリジスタ制御回路および分岐論理回路 命令語レジスタ制御回路および分岐論理回路を
第１９図、第２０図および第２１図に示す。ゲー
ト２０００で形成された分岐ラツチ３６は、１命
令サイクルに対し該ラツチをセツトするための
NORゲート２０２０で受取られたデコーダ
BRANCHあるいはCALL命令に応答する。分岐
ラツチ３６の出力BL，は、ROM３０から出
力される次の命令語がアドレス語であつて命令と
してではなくアドレスとしてデコードされるべき
ことを指示する。 プログラムカウンタ３１の制御に使用され第８
ａ図および第８ｂ図に関連して前に検討した信号
RTPC、INCPC、HOLD、SRTPC、KTPCはそ
れぞれゲート１９００−１９０４で発生される。
(1)指示条件が満足された場合、あるいは、(2)無条
件分岐である場合、信号RTPCを発生する
BRANCH命令時点について考慮すると、ゲート
２００１はBRANCH命令群（CALL、
RETURN、DONE命令および共に論理「１」で
ある命令語のR0、R1ビツトを含む）をデコード
する。分岐オペレーシヨンが指示されていると
き、ゲート２００１は１組の条件コードラツチ２
００２−２００７に命令語のR8およびR2−R6ビ
ツトをロードさせる。ラツチ２００２には状態ビ
ツトR8がロードされ、ラツチ２００３−２００
７にはどの条件をテストすべきかあるいは無条件
に分岐すべきことを指示する５ビツトがロードさ
れる（表のＡ項参照）。ラツチ２００３−２０
０７にロードされる５ビツト条件コード
（COND）は、表のＡ項に従つた可能なフラツ
グあるいはラツチのいずれか例えばラツチ２００
２へロードされる状態ビツトと比較すべきかを決
めるために使用される。複合ゲート２１００は、
(1)フラツグ３８あるいはラツチ３７，３９または
２６００をデコードするか、あるいは、(2)状態比
較ゲート１９０５に無条件BRANCHあるいは
CALLが指示されている場合フラツグもラツチも
デコードしない。排他的ORとして機能するゲー
ト１９０５では、ラツチ２００２の状態ビツトの
内容は複合ゲート２１００の出力と比較されて信
号SESを発生し、無条件BRANCHあるいは
CALLがデコードされているかあるいは条件付
BRANCHがデコードされていて状態ビツトR8の
状態が指示されたラツチまたはフラツグの状態と
マツチする場合に論理「１」である。こうして、
SESおよびが共に前記条件が生じたことを指
示するとき、ゲート１９００がRTPCを発生す
る。逆に、前記条件が生せずRETURNあるいは
DONE命令がデコードされていないとき、ゲー
ト１９０１はINCPCを発生する。 フラツグおよびラツチ キヤリーラツチ３７は、演算ユニツト４０から
の16進CARRY（）およびNORゲート２１０
２の出力に応答するゲート２１０１により提供さ
れる。NORゲート２１０２はしばしばインバー
タ２１０３により反転されるマスク信号
MASK34およびMASK03に応答する。 NORゲート２１０３は後縁検出回路として構
成されており、算術演算オペレーシヨン中マスク
の外側に16進CARRYが指示される毎にキヤリー
ラツチ３７がセツトされる。 リブエントリー（LE）、ペンデイング
（PEND）、ストア（STO）、オーバフロー
（LCOK）、小数点（DPT）、エントリー（EN）
フラツグがラツチ２２００−２２０５に記憶され
る。これらのフラツグラツチ３８はラツチをセツ
トあるいはリセツするI5ビツトおよびゲート１０
００，１００１，１００４，１００２，１００
３，１００７がそれぞれ発生するフラツグラツチ
作動可信号により作動可にされる。演算フラツグ
３８はラツチ２３００，２３０１に記憶され、ラ
ツチ２３００，２３０１はフラツグラツチ作動可
信号Ｆ５，Ｆ６に応答して(1)ゲート１００５にお
ける「＋オペレーシヨンリセツト」フラツグのデ
コーデイングに応答した両ラツチ２３００，２３
０１のリセツトおよび(2)NANDゲート１００６
における「×オペレーシヨンリセツト」フラツグ
のデコーデイングに応じたラツチ２３００のリセ
ツトを行なう。さらに、ラツチ２３００および２
３０１はNANDゲート１００８からのデコード
された「ロードオペレーシヨン）フラツグに応答
して、キーラツチ２６０３および２６０４からの
KL4およびKL8ビツトをラツチ２３００および２
３０１へロードする。 その内容をBRANCH命令の条件付けに使用で
きる第１ラツチ２６００がデバウンスおよび
CPU（パワーアツプクリア）論理回路４４に設け
られている。第１ラツチ２６００の一機能につい
てデバウンスおよびCPU論理回路４４に関連し
て順次説明する。 命令語レジスタ 命令語レジスタ３３は一連の９個のラツチ２０
０８−２０１７からなつている。これらのラツチ
は、(1)分岐ラツチ２０００がセツトされて命令語
アドレスであることを指示しているか、あるい
は、(2)NORゲート２００１が論理「１」で
BRANCH、CALL、DONEまたはRETURN命
令が出力されていることを指示している場合以外
は、時間914にNORゲート２０１８が発生する使
用可信号により使用可とされている。前記したよ
うに、命令語レジスタ３３にはBRANCH命令も
BRANCH ADDRESS命令もロードされず、従
つて命令語レジスタ３３に含まれるアドレスに応
答するデコーダはこのような命令で使用禁止され
る必要はない。 ラツチ２００８−２０１７は各ラツチ内の
NORゲートおよびインバータの位相φ3およびφ4
プリチヤージサイクルでそこに記憶された命令語
を再循環し、ゲート２０１８の制御下で新しい命
令語がロードされない限り各ラツチはインバータ
２０１９から受取るタイム信号９１４で自動的に
Ｏとされる。こうして、BRANCH、CALL、
DONEまたはRETURN命令あるいはBRANCH
ADDRESS命令がデコードされていると、命令
語レジスタ３３には命令語として自動的に
000000000がロードされ、NO−OP（ノーオペレ
ーシヨン）命令として処理される。 NORゲート２０１８、分岐ラツチ２０００お
よびNANDゲート９０２，９０３は、協働して
命令語デコーダ論理手段を提供し、各出力命令語
の少なくとも一部に応答して使用可信号を発生
し、命令語レジスタ３３に出力命令語がロードさ
れるか否かを制御する。出力命令語をデコードす
るために使用されるデコーダは、ROM３０から
の直接命令語に応答するか、あるいは、命令語デ
コーダ論理回路に関連して先に説明したようにレ
ジスタ３３内の命令語に応答する。 キーボードプログラマブル論理回路アレイ、キー
ボードラツチおよび挿入論理回路 キーボードストローブ４２は、チツプのクロツ
ク発生器によりチツプ上に発生する状態タイム
STA−STFにおいてキーボード２をストローブ
する（第２図参照）。これら状態タイム信号の周
期は第４ａ，４ｂ図に関して先に説明した。キー
が押下されるとどのキーが押下されたかにより、
状態タイム信号STA−STFは４本のＫ線K1−K4
の１本に伝達される。チツプ１０へのＫ線入力
（第２図）は一対のインバータ２４００、２４０
１（第２４図）によりバツフアされ、順次キーボ
ードでプログラムされる論理回路アレイ（PLA）
４１（第２５図）へ印加される。第２５図を参照
すると、PLA４１はインバータ２４００，２４
０１からのバツフアされたキーボード出力および
クロツク発生器からの状態タイムSTA−STFに
応答して、どのキーが押下されているかをデコー
ドする。PLA４１はまた、キーが押下されてい
ることを指示するキーレデイ（KYRD）信号を
ゲート２５００を介して出力する。PLA４１は
どのキーが押下されているかを指示する５ビツト
コードを線KLI１，KLI２，KLI４，KLI８およ
びKLI６上へ出力する。表はそこに挙げたキー
押下に応答してPLA４１が出力する種々の５ビ
ツトコードを示している。左から右へ読み取る５
ビツトキーコードはルツチ２６０５から２６０１
へ記憶される。もちろん、選択される特定の５ビ
ツトコードおよびチツプが行なう算術演算機能は
設計上の選択条件である。 PLA４１から出力される５ビツトコードは５
個のラツチ２６０１−２６０５で形成されるキー
メモリラツチ３９へ伝達される。KYRD信号は
NANDゲート２６０７の入力であり、時間803に
おいてKEYINと呼ばれる信号を出力することが
できる。KEYIN信号はゲート１９０４へ印加さ
れ、KTPC信号が発生されるとキーラツチ３９の
内容をプログラムカウンタ３１へ強制的に入力す
る。KYRD信号を受取るとキーラツチ２６０１
−２６０５はPLA４１からロードされ、第８ａ
図および第８ｂ図に関連して前に説明したように
その内容はプログラムカウンタ３１へロードされ
る。 第８ａ図および第８ｂ図に関して説明したよう
に、キーラツチがプログラムカウンタアドレスを
供給するために使用されているとき、５個のキー
ラツチ２６０１−２６０５はプログラムカウンタ
３１内の選択されたビツト位置へロードされる。
キーラツチ２６０１−２６０５内の５ビツトコー
ドがKLI６ラツチ２６０５内にＯを有する場合、
プログラムカウンタアドレスは５個のキーラツチ
２６０１−２６０５全てから直接取り出される。
しかしながら、KLI１６ラツチに論理「１」がロ
ードされる（数字キーあるいは小数点キーの押下
を指示している）と、ゲート２７００−２７０３
の作動によりそのラツチ即ちラツチ２６０５の内
容のみがプログラムカウンタへロードされ、キー
ラツチ２６０１−２６０４とプログラムカウンタ
３１間の並列データパスを作動不可とする。計算
器のこの特徴により数字がROM３０内の単一位
置へ分岐してレジスタＡへ入力され、そこでキー
ラツチの内容を直接レジスタＡへロードする命令
に遭遇する。キーラツチの内容をレジスタＡへ転
送するのに使用される命令は表のＧ項に示され
ている。 デバウンス論理回路 キーレデイ信号KYRDを受取ると、キーレデ
イラツチ２６０８がセツトされ、ゲート２６０
７，２６０９は他のキーレデイ信号の受取りを禁
止される。キーレデイラツチ２６０８がリセツト
されるまで、キーレデイラツチ２６０８はキーラ
ツチ２６０１−２６０５（およびプログラムカウ
ンタ３１）のローデイングを禁止する。キーレデ
イラツチ２６０８はデバウンスラツチ２６０６か
らのによりリセツトされ、デバウンスラツ
チ２６０６は、(1)キーラツチ２６０１−２６０５
の環行内容がプログラムカウンタ３１を増分した
命令の組の終りのDONE命令がデコードされて
おりかつ(2)状態タイムSTA−STGからなる次の
周期中キーボードがKYRD信号に遭遇しない場
合にのみ、キーレデイラツチ２６０８をリセツト
する。これらの２つの条件が満されればデバウン
スラツチ２６０６によりキーレデイラツチ２６０
８はリセツトされ、続いてゲート２６０７，２６
０９がもう１つのキーレデイ信号を受取つてキー
ラツチ２６０１−２６０５およびプログラムカウ
ンタ３１をロードする。 デバウンスラツチ２６０８は押下キーの指示す
る計算器オペレーシヨンを行なう一組の命令の終
りに位置するDONE命令のデコーデイングに応
答するが、デバウンス論理のオペレーシヨンの成
否はデバウンスラツチ２６０６が応答する命令の
組の最終端の命令には依存しない。しかしなが
ら、デバウンスラツチ２６０６が応答する命令は
命令の組の端部が好ましくは、本実施例において
それは終端となつている。 第１ラツチ２６００はROM３０にロードされ
る第１ラツチ条件BRANCH命令と共に使用され
て、最初に「クリア」キー(C)が押下されるときの
みソフトウエアパワアツプクリア命令の組にメモ
リレジスタＭの内容をゼロとされる。第１ラツチ
２６００はデバウンスラツチ２６０６が最初にキ
ーレデイラツチ２６０８をリセツトするときにセ
ツトされる。本計算器は好ましくは1976年６月14
日提出の米国特許出願第695886号に示されたタイ
プのパワーラツチを使用しているため、「クリア」
キーは計算器が付勢されるときに最初に押下され
る。こうして、「クリア」キー(C)と「オン」キー
（ON）とは同じキーであり、パワアツプクリア
命令の組が第１ラツチ２６００状態の分岐条件を
適当に使用するならば、「クリア」キーの最初の
押下のみがレジスタＭの内容をＯとする。 パワアツプクリア信号PCUは計算器が最初に
付勢されるときクロツク発生器５１により発生さ
れ、クロツク発生器５１の発生するクロツク位相
が適当な電圧に達するまで継続する。 デイスプレイ論理回路 デイスプレイ論理回路５２を第２８図に示す。
NANDゲート２８００はレジスタＡの出力と
LOCKフラツグラツチ２２０３の内容に応答す
る。LOCKフラツグクラツチ２２０３はオーバフ
ロー条件を指示するフラツグを記憶し、NAND
ゲート２８００によりLOCKフラツグの指示する
エラー条件が自動的にデイスプレイに発生する。
本デイスプレイシステムは米国特許出願第565489
号のセグメント走査法を使用しており、状態タイ
ムSTA−STGおよびSTPにおいてデイスプレイ
のセグメントが順次付勢されデジツト線がコード
化される。このコーデイング機能は、真および偽
論理でシフトレジスタ２８０２により直列から並
列へ変換された後のNANDゲート２８００から
の出力に応答するデジツトデコーダ２８０１によ
り行なわれる。デコーダ２８０１はまた、状態タ
イムSTA−STG、STPおよびゲート２８０３の
発生する作動可信号に応答する。デコーダ２８０
１の８個の出力SP０−SP７は段２９００−２９
０７を有する８段出力レジスタへ供給される。出
力レジスタ２９００−２９０７は、デジツト線Ｄ
１−Ｄ８（第２図および第５ｂ図）を駆動する出
力バツフア２９００Ａ−２９０７Ａを含んでい
る。 加算器 第３０図を参照すると、本発明に従つた加算器
回路はＡ入力端子１１０、Ｂ入力端子１１１およ
びキヤリー(C)入力端子１１２を有している。入力
１１０，１１１はトランジスタ１１３，１１４の
ソース−ドレインパスを介して中間ノード１１５
へ接続されている。また、Ａ入力１１０はトラン
ジスタ１１４のゲートへ、Ｂ入力１１１はトラン
ジスタ１１３のゲートへそれぞれ交差接続されて
いる。中間ノード１１５はドレインが−VDD給電
線１１７（通常約−9V）に接続され、ゲートが
プリチヤージクロツクφPCソースに接続されたト
ランジスタ１１６によりプリチヤージされる。中
間ノード１１５およびキヤリー入力端子１１２は
他の同様な回路に接続されている。こうしてノー
ド１１５と端子１１２は一対のトランジスタ１２
０，１２１のソース−ドレンパスを介して出力ノ
ード１２２へ接地されている。ノード１１５はト
ランジスタ１２１のゲートおよびトランジスタ１
２０のゲート端子１１２へ交差接続されている。
出力ノード１２２はゲートにφPCクロツクが供給
されるトランジスタ１２３により−VDDでプリチ
ヤージされる。 第３０図の回路のオペレーシヨンには、第３１
図の真理値表が適用される。トランジスタがＰチ
ヤンネルであれば−VDDは論理「０」でありVSS
即ち接地は論理「１」である。Ａ、Ｂ入力１１
０，１１１が−VDDであれば、両トランジスタ１
１３，１１４がゲート上の−VDDによりターンオ
ンされ、ノード１１５は−VDDのままである。ノ
ード１１５およびＣ入力１１２が共に−VDDであ
るため、トランジスタ１２０，１２１はオンであ
り、出力ノード１２２は−VDDのままで０−０−
０入力条件の出力を満たす。しかしながら、Ａ入
力が「１」即ちVSSで他が全て「０」であると、
トランジスタ１１３はオン、トランジスタ１１４
はオフに維持される。ノード１１５はトランジス
タ１１３を介して接地端子１１０へ放電する。同
様に、トランジスタ１２０はＣ入力１１２上の−
VDDによりターンオンされ、ノード１１５が放電
するときトランジスタ１２１はカツトオフされ
る。こうして、出力ノード１２２はトランジスタ
１２０，１１３を介して接地入力端子Ａへ放電
し、１−０−１入力に対する出力を満たす。Ｂ入
力１１１が接地電位にある０−１−０入力にも同
じ条件が存在する。ノード１１５はトランジスタ
１１４を介して接地へ放電し出力ノード１２２は
トランジスタ１２０，１１４を介して放電する。
Ｃ入力が「１」でＡ、Ｂが「０」のとき、ノード
１１５は−VDDでトランジスタ１２１をオンに保
持し、出力ノード１２２は接地されたＣ端子へ放
電する。Ａ、Ｂ入力が「１」でＣが「０」である
と、両トランジスタ１１３，１１４がオフに保持
されてそのゲートはVSSであり、プリチヤージさ
れたノード１１５は−VDDにチヤージされたまま
である。トランジスタ１２１はノード１１５によ
りオンに保持され、トランジスタ１２０はオフに
保持される。ノード１２２はVSSである入力Ｃへ
放電され、出力は「１」となる。入力Ａが「１」
でＢが「０」でＣが「１」であると、中間ノード
１１５はＡ端子へ放電して回路の約２の半分へ
「１」を供給し、トランジスタ１２０，１２１は
両ゲート共接地されて「０」出力を出しているた
め出力ノード１２２はトランジスタ１２０，１２
１を介して放電しない。同様に、Ａが「０」でＢ
が「１」でＣが「１」であると、出力ノード１２
２は再びトランジスタ１２０，１２１を介した放
電を停止し、「０」出力となる。最後の条件即ち
Ａ、Ｂ、Ｃが全て「１」であると、中間ノード１
１５はトランジスタ１１３あるいは１１４を介し
て放電しないため「０」となり、トランジスタ１
２１がターンオンされて出力ノード１２２は接地
（トランジスタ１２１を介して入力Ｃ）へ放電し、
「１」入力を供給する。こうして、全加算器の論
理条件が満たされる。 第３０図の回路は細長装置であるトランジスタ
１１６を有し、チヤネル幅（Ｗ）と長さ（Ｌ）の
比はトランジスタ１１３，１１４に比べはるかに
小さい。これは、Ａ＝「１」、Ｂ＝「０」（あるいは
Ｂ＝「１」、Ａ＝「０」）の条件で中間ノード１１５
が回路の第２の半分へVt以下の論理レベルを放
電供給しなければならないとき、トランジスタ１
１６，１１３が電圧分割器として動作してノード
１１５に偽論理レベル即ち高レベル電圧を生じな
いために必要である。ノード１１５の電圧が高す
ぎると、トランジスタ１２１はターンオンされ、
出力ノード１２２は放電して擬似「０」入力を生
ずる。この理由のため、トランジスタ１１６の
Ｗ／Ｌ比は小さくされ、その電圧降下は駆動トラ
ンジスタ１１３，１１４に比べ大きくなる。実際
には、ノード１１５は全論理レベルまで充電する
必要はなくてVtを幾分越えているだけでよく、
トランジスタ１１６はノード１１５が完全にプリ
チヤージしない程小さくすることができる。 放電パスを設ける必要があること、入力Ａ，
Ｂ，Ｃはダイナミツクではなくスタテツクでなけ
ればならない。また、加算器入力が次のレベルを
セツトアツプする間出力は出力レベルを保持する
ようゲートできる。これらの機能を有する回路を
第３２図に示す。スタテツクな入力はデイプリー
シヨン型負荷トランジスタ１２５と駆動トランジ
スタ１２６を有するインバータによつて提供さ
れ、接地パスは入力，あるいはが存在する
限り駆動トランジスタを介して存在し続ける。
個々のVDDを有する代りにプリチヤージトランジ
スタ１１６，１２３のゲートはこれらトランジス
タのドレーンおよびφpソース１１８へ接続され
ている。出力ノード１２２はトランジスタ１２７
を介して入力線１２８へ接続されており、トラン
ジスタ１２７のゲートには出力クロツクφ0が印
加されている。プリチヤージクロツクφPと出力
クロツクφ0のタイミングを第３３図に示す。線
１２８上の出力は、φPが接地される少し後から
φPが再び負になり始めるまでの間は、たとえ入
力Ａ，Ｂ，Ｃが変化しても有効である。必要な
ら、キヤリー出力を発生する別個の回路が使用さ
れる。 本発明の特定の実施例について説明したが、当
業者にはおのずから種々の修正が示唆されるであ
ろう。例えば、データ語や命令語のビツト数、公
称クロツク周波数、論理値、および開示した計算
器のその他の詳細は装置設計に依存することは明
白である。従つて、本発明は開示した特定の実施
例に限定されるものではない。 以上の説明に関連して更に以下の項を開示す
る。 (1) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メモリと、該命令メモリを
アドレスするプログラムカウンタと、前記命令
メモリから出力される命令をデコードしかつ前
記データメモリから前記演算ユニツトへのデー
タの転送制御も含めてマイクロプロセツサシス
テムを制御する命令語デコーダ論理手段とを有
する電子マイクロプロセツサシステム用の分岐
論理システムであつて、(a)前記命令語デコーダ
論理手段に含まれ所与のタイミングサイクル中
前記命令メモリから出力される分岐命令をデコ
ードする分岐デコーダ手段と、(b)前記所与のタ
イミングサイクル中における前記分岐デコーダ
手段の分岐命令のデコーデイングに応答して前
記所与のタイミングサイクルに引き続くタイミ
ングサイクル中前記プログラムカウンタの内容
を前記命令メモリから出力される命令と変換す
る手段とを備えた分岐論理システム。 (2) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されたデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
命令を記憶する命令メモリと、該命令メモリを
アドレスするプログラムカウンタと、前記命令
メモリから出力される命令をデコードしかつ前
記演算ユニツトも含めてシステムを制御する命
令語デコーダ論理手段とを有する電子マイクロ
プロセツサシステムにおける分岐オペレーシヨ
ンを行なう方法であつて、(a)前記命令メモリか
ら分岐命令を読み出してデコードするステツプ
と、(b)前記命令メモリの出力を前記プログラム
カウンタへ接続するステツプと、(c)前記分岐命
令に引き続く命令を前記命令メモリから読み出
して前記プログラムカウンタへ入力するステツ
プとを含む方法。 (3) (a)数字データを記憶するデータメモリと、(b)
該データメモリに記憶される数字データに関し
て算術演算オペレーシヨンを実行する演算ユニ
ツトと、(c)前記データメモリから前記演算ユニ
ツトへのデータ転送制御も含めてシステムのオ
ペレーシヨンを制御する複数個の命令語を記憶
する命令メモリと、(d)該命令メモリをアドレス
するプログラムカウンタと、(e)前記命令メモリ
から出力される各命令語の少なくとも一部分に
応答して前記複数個の命令語の選択された１つ
の命令語に対して作動可信号を発生する第１デ
コーダ論理手段と、(f)該第１デコーダ論理手段
により作動可にされているとき前記命令メモリ
から出力される命令語を一時的に記憶する命令
語レジスタ手段と、(g)該命令語レジスタ手段へ
ロードされる前記複数個の命令語の前記選択さ
れた１つの命令語をデコードする第２デコーダ
論理手段と、(h)前記命令メモリ手段から出力さ
れる命令語をデコードする第３デコーダ論理手
段とを備えた電子マイクロプロセツサシステ
ム。 (4) 発生すべき制御信号を指示する複数個の命令
語を記憶する命令メモリを有する電子マイクロ
プロセツサシステムのオペレーシヨンを制御す
る制御信号の発生方法であつて、(a)前記命令メ
モリから命令語を出力するステツプと、(b)前記
命令メモリから出力される命令語の少なくとも
一部分をデコードしかつ前記命令メモリから出
力される選択された命令語に対して作動可信号
を発生するステツプと、(c)前記作動可信号が発
生される場合のみ命令語レジスタ内の前記命令
メモリから出力される命令語を一時的に記憶す
るステツプと、(d)前記命令語レジスタにロード
される選択された命令語をデコードしかつそれ
に応答して制御信号を発生するステツプと、(e)
前記命令メモリから出力される命令語をデコー
ドしかつそれに応答して制御信号を発生するス
テツプとを含む方法。 (5) 数字データを記憶するデータメモリと、該デ
ータメモリに記憶されるデータに関して算術演
算オペレーシヨンを実行する演算ユニツトと、
プログラムカウンタと、前記データメモリから
前記演算ユニツトへのデータ転送制御も含めて
マイクロプロセツサシステムのオペレーシヨン
を制御するものであつて前記プログラムカウン
タ内の命令語アドレスに従つてマイクロプロセ
ツサシステムの各命令サイクル毎に１つずつ出
力される複数個の命令語を記憶する命令メモリ
と、マイクロプロセツサシステムとキーボード
とをインターフエースするキーボード感知手段
とを有する電子マイクロプロセツサシステム用
のキーデバウンスシステムであつて、(a)前記感
知手段による前記キーボード上のキー押下の感
知に従つて発生されるものであつてマイクロプ
ロセツサシステムを制御して押下キーの指示す
る機能を行なう一組の命令語の第１アドレスで
ある始動命令語アドレスをロードするローデイ
ング手段と、(b)前記感知手段がキー押下を検出
してから、前記命令語の組内の最後の命令語が
出力され、かつ、複数個の前記命令サイクルを
有する予め選択された期間中前記感知手段によ
りキー押下が検出されなくなるまで、前記ロー
デイング手段を作動不可にする手段とを備えた
キーデバウンスシステム。 (6) システムの各命令サイクル毎に出力されるも
のであつてシステムのオペレーシヨンを制御す
る複数個の命令語を記憶する命令メモリを有す
る電子マイクロプロセツサシステムに接続され
たキーボードのキー押下デバウンシング方法で
あつて、(a)前記キーボードのキー押下を感知す
るステツプと、(b)前記キーボードの特定の押下
キーを指示する多ビツトコードをメモリにロー
ドするステツプと、(c)前記命令メモリに記憶さ
れる多ビツトコードに従つて前記命令メモリを
アドレスするステツプと、(d)システムを制御し
て特定の押下キーの指示するオペレーシヨンを
行なわせるための一組の命令語を読み出すステ
ツプと、(e)前記命令語の組の終りに向つて前記
命令メモリから読み出される特定の命令語の読
み出しを感知するステツプと、(f)前記命令メモ
リから前記特定の命令が読み出されていてその
後複数個の命令サイクル中はキー押下が感知さ
れない場合を除き、前記キーボードのその後の
キー押下に応答して前記命令メモリのアドレツ
シングを禁止するステツプとを含む方法。 (7) 第１および第２入力と、キヤリー入力と、前
記第１および第２入力を中間ノードへ接続する
第１の交差結合されたMOSトランジスタ対と、
前記中間ノードと前記キヤリー入力を出力ノー
ドへ接続する第２の交差結合されたMOSトラ
ンジスタ対と、前記中間および出力ノードをプ
リチヤージする手段とを備えた全加算器回路。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
第１図は本発明を具体化できる手持型ポータブ
ル電子計算器の斜視図、第２図は本発明を具体化
した単一チツプ計算器システムの機能図、第３図
は本発明を具体化した単一チツプ計算器システム
の機能ブロツク図、第４ａ図および第４ｂ図は代
表的な形式で示した計算器システムのクロツク発
生器が発生するタイミング信号を示す図、第５ａ
図および第５ｂ図は計算器システムのデータメモ
リレジスタに記憶されるデータ語の形式とROM
内の命令語に使用されるマスクコードおよびこれ
ら種々のマスクとデータ語との関係を示す図、第
６ａ図から第６ｈ図は表に挙げた種々の命令語
の形式を示す図、第７ａ図および第７ｂ図はセグ
メント区分されたデイスプレイおよび計算器シス
テムとの相互接続方法を示す図、第８ａ図および
第８ｂ図はシステムのプログラムカウンタの理論
回路図、第９図は命令語デコーダ論理の
RETURN、DONE、CALLおよび命令の分岐群
をデコードする部分の論理回路図、第１０図は命
令語デコーダ論理のフラツグ命令をデコードする
部分の論理回路図、第１１図は命令語デコーダ論
理のマスク発生器部分の論理回路図、第１２図は
命令語デコーダ論理の大部分のレジスタオペレー
シヨン命令およびいくつかの算術演算命令のデコ
ーデイングに使用される部分の論理回路図、第１
３図はレジスタＡ−ＤとＭ、レジスタ入力制御論
理回路、演算ユニツト、および演算ユニツト入力
制御回路の詳細ブロツク図、第１４図は計算器の
データメモリに使用されるレジスタの論理回路
図、第１５図はレジスタ入力論理の理論回路図、
第１６図は演算ユニツトのＡ入力制御回路の論理
回路図、第１７図は演算ユニツトのＢ入力制御回
路の論理回路図、第１８図は演算ユニツトの論理
回路図、第１９図はプログラムカウンタの制御信
号を発生する命令語レジスタ制御回路の論理回路
図、第２０図は計算器の分岐論理、条件コードラ
ツチ、分岐ラツチ、コールラツチおよび命令語レ
ジスタ部分の論理回路図、第２１図はキヤリーラ
ツチおよび計算器の分岐論理部分の論理回路図、
第２２図および第２３図は計算器のフラツグラツ
チの論理回路図、第２４図はキーボードバツフア
の論理回路図、第２５図はキーボードでプログラ
ムされる論理アレイの論理回路図、第２６図はキ
ーボードクラツチおよびデバウンス論理の論理回
路図、第２７図は（キーボードラツチからプログ
ラムカウンタへの挿入）論理の論理回路図、第２
８図および第２９図は計算器のデイスプレイシス
テムの論理回路図、第３０図は本発明の一部分に
従つた加算器の回路図、第３１図は第３０図の加
算器回路の真理値表図、第３２図は第３０図の加
算器回路のより完全な回路図、第３３図は第２２
図に生ずる信号の電圧対時間のグラフ表現図であ
る。
ル電子計算器の斜視図、第２図は本発明を具体化
した単一チツプ計算器システムの機能図、第３図
は本発明を具体化した単一チツプ計算器システム
の機能ブロツク図、第４ａ図および第４ｂ図は代
表的な形式で示した計算器システムのクロツク発
生器が発生するタイミング信号を示す図、第５ａ
図および第５ｂ図は計算器システムのデータメモ
リレジスタに記憶されるデータ語の形式とROM
内の命令語に使用されるマスクコードおよびこれ
ら種々のマスクとデータ語との関係を示す図、第
６ａ図から第６ｈ図は表に挙げた種々の命令語
の形式を示す図、第７ａ図および第７ｂ図はセグ
メント区分されたデイスプレイおよび計算器シス
テムとの相互接続方法を示す図、第８ａ図および
第８ｂ図はシステムのプログラムカウンタの理論
回路図、第９図は命令語デコーダ論理の
RETURN、DONE、CALLおよび命令の分岐群
をデコードする部分の論理回路図、第１０図は命
令語デコーダ論理のフラツグ命令をデコードする
部分の論理回路図、第１１図は命令語デコーダ論
理のマスク発生器部分の論理回路図、第１２図は
命令語デコーダ論理の大部分のレジスタオペレー
シヨン命令およびいくつかの算術演算命令のデコ
ーデイングに使用される部分の論理回路図、第１
３図はレジスタＡ−ＤとＭ、レジスタ入力制御論
理回路、演算ユニツト、および演算ユニツト入力
制御回路の詳細ブロツク図、第１４図は計算器の
データメモリに使用されるレジスタの論理回路
図、第１５図はレジスタ入力論理の理論回路図、
第１６図は演算ユニツトのＡ入力制御回路の論理
回路図、第１７図は演算ユニツトのＢ入力制御回
路の論理回路図、第１８図は演算ユニツトの論理
回路図、第１９図はプログラムカウンタの制御信
号を発生する命令語レジスタ制御回路の論理回路
図、第２０図は計算器の分岐論理、条件コードラ
ツチ、分岐ラツチ、コールラツチおよび命令語レ
ジスタ部分の論理回路図、第２１図はキヤリーラ
ツチおよび計算器の分岐論理部分の論理回路図、
第２２図および第２３図は計算器のフラツグラツ
チの論理回路図、第２４図はキーボードバツフア
の論理回路図、第２５図はキーボードでプログラ
ムされる論理アレイの論理回路図、第２６図はキ
ーボードクラツチおよびデバウンス論理の論理回
路図、第２７図は（キーボードラツチからプログ
ラムカウンタへの挿入）論理の論理回路図、第２
８図および第２９図は計算器のデイスプレイシス
テムの論理回路図、第３０図は本発明の一部分に
従つた加算器の回路図、第３１図は第３０図の加
算器回路の真理値表図、第３２図は第３０図の加
算器回路のより完全な回路図、第３３図は第２２
図に生ずる信号の電圧対時間のグラフ表現図であ
る。
Claims (1)
- 【特許請求の範囲】 １ データを記憶するデータメモリ（Ａ，Ｂ，
Ｃ，Ｄ，Ｍ−第３図）と、データメモリ内に記憶
されたデータに対し算術論理演算を実行する算術
論理演算手段４０と、プログラムカウンタ３１
と、前記データメモリから前記演算ユニツトへの
データの転送制御を含む電子マイクロプロセツサ
システムの操作を制御する複数の命令語であつて
前記プログラムカウンタ内の命令語アドレスに従
つて電子マイクロプロセツサシステムの各命令サ
イクル毎に１つずつ出力される複数個の命令語を
記憶する命令メモリ３０と、前記電子マイクロプ
ロセツサシステムを複数のキーを有するキーボー
ド２に接続するキーボード感知手段４２と、を有
する電子マイクロプロセツサのキーデバウンス装
置において、 この電子マイクロプロセツサのキーデバウンス
装置は、前記キーボード感知手段によりキー押下
が感知される時に発生される始動命令語アドレス
であつて、押下されたキーの示す機能を行わせる
よう前記電子マイクロプロセツサシステムを制御
する各組の命令語の最初のアドレスである始動命
令語アドレスを前記プログラムカウンタにロード
する手段４５と、 前記一組の命令語毎に含まれる特定の命令語の
前記命令メモリからの読み取りを検出する手段２
６０６と、 前記キーボード感知手段４２と前記ロード手段
４５とを接続する手段４１，３９と、 前記接続手段に接続され且つ前記キーボード感
知手段によるキー押下の検出に応答して、前記接
続手段が押下された特定キーに関する情報を前記
キーボード感知手段と前記ローデイング手段との
間に接続した後、(1)前記検出手段が前記特定命令
語の読み取りを検出し、且つ、(2)前記命令サイク
ルの複数個分の長さを有する予め選択された期間
中に前記キーボード感知手段によりキー押下が検
出されなくなるまで、前記接続手段を使用不可と
する使用不可手段２６０８とを備えたことを特徴
とする電子マイクロプロセツサのキーデバウンス
装置。 ２ 特許請求の範囲第１項記載の電子マイクロプ
ロセツサのキーデバウンス装置において、 前記ロード手段は、 キー押下に応答して前記キーボード感知手段か
ら発生される多ビツト語を記憶するキーメモリ手
段３９と、 前記多ビツト語の少くとも一部を前記プログラ
ムカウンタへ挿入して、前記プログラムカウンタ
へ前記始動命令語アドレスをロードするプログラ
ムカウンタ挿入論理手段４５とを備えた電子マイ
クロプロセツサのキーデバウンス装置。 ３ 特許請求の範囲第１項または第２項記載の電
子マイクロプロセツサのキーデバウンス装置にお
いて、前記特定命令語は前記各組の命令語内に最
終命令語として生じる電子マイクロプロセツサの
キーデバウンス装置。 ４ 特許請求の範囲第３項記載の電子マイクロプ
ロセツサのキーデバウンス装置において、前記各
組の命令語内の最終命令語はDONE命令であり、
DONE命令は前記プログラムカウンタのカウン
テイングを抑止する電子マイクロプロセツサのキ
ーデバウンス装置。 ５ 特許請求の範囲第４項記載の電子マイクロプ
ロセツサのキーデバウンス装置において、前記使
用不可手段はセツト及びリセツト状態を有するラ
ツチ２６０８を有し、ラツチは前記キーボード感
知手段がキー押下を検出する時にセツトされ前記
DONE命令が前記命令メモリから出力される時
にリセツトされ、前記キーボード感知手段は複数
個の前記命令サイクルに対してキー押下を検出せ
ず、前記ラツチのセツト状態により前記ロード手
段を使用不可とする信号が発生される電子マイク
ロプロセツサのキーデバウンス装置。 ６ 特許請求の範囲第５項記載の電子マイクロプ
ロセツサのキーデバウンス装置において、前記命
令メモリからの特定命令語の読み取りを検出する
前記手段は前記ラツチ２６０８をリセツトするデ
バウンスラツチ２６０６を含んでおり、前記デバ
ウンスラツチはセツト及びリセツト状態を有し、
前記キーボード感知手段がキー押下を検出する時
に前記デバウンスラツチのセツト状態に入り、前
記命令メモリからDONE命令が出力された後の
複数の命令サイクル中に前記キーボード感知手段
がキー押下を検出しない時に前記デバウンスラツ
チのリセツト状態に入る電子マイクロプロセツサ
のキーデバウンス装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76699877A | 1977-02-09 | 1977-02-09 | |
| US766998 | 1977-02-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63118857A JPS63118857A (ja) | 1988-05-23 |
| JPH0133863B2 true JPH0133863B2 (ja) | 1989-07-17 |
Family
ID=25078171
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155910A Granted JPS63118857A (ja) | 1977-02-09 | 1986-07-02 | 電子マイクロプロセッサのキーデバウンス装置 |
| JP15590986A Granted JPS63113657A (ja) | 1977-02-09 | 1986-07-02 | 選択的にロード可能なレジスタを有する電子計算機又はマイクロプロセッサ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15590986A Granted JPS63113657A (ja) | 1977-02-09 | 1986-07-02 | 選択的にロード可能なレジスタを有する電子計算機又はマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS63118857A (ja) |
-
1986
- 1986-07-02 JP JP61155910A patent/JPS63118857A/ja active Granted
- 1986-07-02 JP JP15590986A patent/JPS63113657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63113657A (ja) | 1988-05-18 |
| JPH0222412B2 (ja) | 1990-05-18 |
| JPS63118857A (ja) | 1988-05-23 |
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