JPH0133931B2 - - Google Patents

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JPH0133931B2
JPH0133931B2 JP56033281A JP3328181A JPH0133931B2 JP H0133931 B2 JPH0133931 B2 JP H0133931B2 JP 56033281 A JP56033281 A JP 56033281A JP 3328181 A JP3328181 A JP 3328181A JP H0133931 B2 JPH0133931 B2 JP H0133931B2
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etching
silicon
gas
sif
etched
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Ansonii Gudeyura Robaato
Kaataa Horisu Josefu
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    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
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    • H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
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    • H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials

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Description

【発明の詳細な説明】
本発明は反応性イオン・エツチングの方法に係
り、更に具体的には本発明は多結晶シリコンの汚
染のない選択的反応イオン・エツチングを行なう
ための方法に係る。 半導体チツプ及びICの製造における重要な工
程は完成された半導体回路を作り上げるところの
多結晶シリコン及び単結晶シリコンのような異な
つた層のエツチングにある。半導体回路の製造に
おいて、エツチングの１つの方法はエツチングさ
れるべき表面の上に適当なマスクをかぶせそして
マスクされた回路をエツチングされるべき表面を
腐食させそしてマスクされた部分はそのままに残
すような化学溶液内に漬けるといつた方法が用い
られてきた。今日知られている化学エツチング方
法によつてはエツチングされた表面に正確に画成
された端部を形成することは困難であつた。即ち
エツチングに用いられる化学薬品はマスクをアン
ダーカツトする傾向を呈したことによつて困難が
生じた。化学薬品はマスクの下部に浸出しそして
エツチングされるべき表面のマスク領域の周辺の
下部を食刻し続けるのである。従つて細かい構造
を得るためにウエツト・ケミカル・エツチングを
用いることは非常に困難である。ここで細かい構
造とは１ミクロン以下のオーダーのジオメトリを
有する構造として定義される。 半導体ICの製造において、もう１つの手順
（プラズマ・エツチングと呼ばれる）が用いられ
る。この方法においては成分のイオンが化学的に
反応性を呈するところのCF4、SF6もしくはCl2の
ようなガスでもつてベル・ジヤーのような容器が
満たされる。食刻されるべき表面はマスクによつ
て覆われ、そして反応性ガスを有する容器内に挿
入される。表面をエツチングする為に、CF4、
SF6もしくはCl2を励起させる為に容器の周りの
RF励起コイルが付勢される。これによつてCF4、
SF6もしくはCl2を分解させそして種々の正及び
負のイオンを形成する。分解されたイオンは食刻
されるべき表面と明らかに化学的に反応しそして
反応生成物として種々のガスを生じる。上に述べ
た様にウエツト・ケミカル・エツチング法の場合
の様に、このタイプのプラズマ・エツチングも又
マスク領域のアンダーカツトを生じる。従つて細
かい端部を得ることが困難である。 反応性イオン・エツチングもしくはプラズマ・
イオン・エツチングは公知である。USP3573192
においては、容器内におけるプラズマと非ガス状
の物質との反応を得るためのプラズマ即ちイオン
化されたガスを発生させるための装置が開示され
ている。USP3880684においては、シリコン基板
上に形成されるSiO2、Si3N4のような少くとも２
つのタイプのシリコン化合物の層を連続的にエツ
チングすることによつて形成された半導体が開示
されている。後者においてはエツチングのために
フレオン・ガス・プラズマが用いられる。そして
２つのタイプのシリコン化合物層が傾斜状態に連
続的に食刻され、従来の化学溶液エツチングにお
いて生じたようなアンダーカツト部が形成され
る。USP3923568においては貴金属を食刻するた
めの方法を開示している。特にこの方法はフツ素
及び塩素の両方を含まなければならないプラズマ
（酸素を含んでもよい）に対して貴金属の露出さ
れた領域を接触させることによつて電気的に導伝
性の貴金属の薄膜の選択された領域を除去するた
めの方法である。USP3971684においては、エツ
チングされた材料上に極めて良好に画成された端
部を生じうる薄膜回路もしくは半導体チツプをエ
ツチングするための方法を開示している。又この
方法は高速エツチング率を示した。USP3994793
においては、アルミニウムの反応イオン・エツチ
ングのための方法を開示している。この方法にお
いては基板の上に指示されたアルミニウムをマス
クされた層が不活性ガス及びCCl4、Cl2、Br2及
びHClより成る群から選択されたガスより成るガ
ス状の雰囲気において少くとも２個の間隔をおい
て配置された電極にまたがるRF電圧を加えるこ
とによつて形成されたRFプラズマに対して露出
される。USP4069096においては、CCl4、不活性
ガス及びCl2及びHClよりなる群から選択された
ガスを含むガスから得られたプラズマに対してシ
リコンを接触される工程を含むシリコンをエツチ
ングするための方法が開示されている。
USP4094732においてはCCl3及び不活性ガスより
なるガスより得られたプラズマに対してシリコン
を接触させるステツプを含むシリコンをエツチン
グするための方法が開示されている。不活性ガス
は窒素もしくはアルゴンである。 10より大きいシリコン対二酸化シリコン比のエ
ツチング速度でもつて選択的に多結晶シリコンも
しくは単結晶シリコンを反応イオン・エツチング
し得ることが望ましい。更にはVLSIにおける微
細なジオメトリを形成するために方向性を有する
エツチング特性が必要とされる。更には副反応、
再付着もしくは気体相からの何らかの異物の吸収
によるVSLIデバイスの汚染を阻止するために
VLSI構造体を形成する場合に完全な化学的な汚
染のない環境をうることが必要である。従来用い
られてきた反応性イオン・エツチング・ガスの何
れもがVLSI工程に関する要件の全てを満足させ
得ない。四炭化フツ素（CF4）は選択性があるわ
けでもなく且つ方向性があるわけでもない。そし
てそれは常に炭素の汚染を残す。塩素（Cl2）は
ある場合には方向性を示すが十分に選択性を呈す
るわけではない六フツ化イオウ（SF6）は選択性
及び方向性の両方を示すが、イオウの汚染を残
す。 四フツ化シリコン（SiF4）は反応イオン・エツ
チング・プラズマにおいて分解し得るガスであつ
て、多結晶シリコン及び単結晶シリコンをエツチ
ングし且つ汚染物を残さない反応性フツ素原子を
生じる。しかしながら、エツチングは四フツ化シ
リコンにおいては非常に遅く、方向性を示さず、
反応性の内部表面上にシリコン成分の茶色の付着
物を残す。予期しなかつたことであるが、塩素
（Cl2）及び不活性希釈ガスの添加によつて選択性
があり、完全に方向性を呈し、反応装置の内部に
シリコンを再付着させない並びにエツチング・ガ
ス内に導入された望ましくない元素によつてシリ
コンが汚染されることの可能性のないところのシ
リコンの反応イオン・エツチングが実現されるこ
とが見出された。 以下においては半導体ICの製造に有用なエツ
チングの方法が説明される。その方法はエツチン
グされた材料において良好に画成された端部を形
成することができると同時に、二酸化シリコン上
の多結晶シリコンもしくは単結晶シリコンの優先
的なエツチングを可能にする。更にそのエツチン
グ・プロセスはシリコンVSLIに対する汚染を生
じない。その方法によると、Cl2、SiF4及びヘリ
ウムもしくはアルゴンのような不活性ガスからな
るガスが陽極及び陰極の電極を設けた容器内に入
れられる。エツチングされるべき表面に対して適
当なマスクが被覆され、そしてRFバイアス信号
を印加することによつて対向電極に関して負にバ
イアスされた電極の一方例えばカソード上に配置
される。よつてカソード及びアノードの間の領域
において電界が形成され得そしてこの分解がプラ
ズマを形成すべく反応ガスを分解するように働
く。化学的に反応性を有するガス種がカソードに
引き付けられ、そしてエツチングされるべきサン
プル上に投射される。その表面は種々の反応種と
の化学的相互作用並びにその表面を衝撃する正の
イオンの運動量輸送の両方によつて明らかにエツ
チングされる。カソードに対してイオンを引き付
ける電界によつて、エツチングされるべき表面上
に衝撃されるイオンはその表面に対して主として
垂直な方向に到達する。従つてこの方法によつて
良好に画成された、ほぼ垂直にエツチングされた
側壁が生じる。更に、不活性ガスにおいてCl2及
びSiF4の混合ガスを用いることによつて二酸化シ
リコンもしくは窒化シリコンに対して多結晶シリ
コンを選択的にエツチングすることができ、しか
も高いエツチング速度比及びほぼ垂直な側壁が得
られる。 シリコン技術におけるVLSIデバイスを得るた
めにはシリコンを微細な（サブミクロン）パター
ン及び線が得られるようにエツチングを行なうこ
とが必要である。これを達成するために、プロセ
スにおける２つの条件が満足されねばならない。。
その第１は、方向性（異方性もしくは垂直エツチ
ング）である。これは等方性エツチング（ウエツ
ト・ケミカル）の場合において、エツチングし得
る最小線幅がエツチングされた深さの２倍である
ということからして重要である。そしてその第２
は、マスクを食刻することなく、又シリコンの下
にある非常に薄いSiO2絶縁層において停止する
ことができるような状態で単結晶シリコンもしく
は多結晶シリコンを食刻する選択性である。これ
らの２条件を兼ね備えることによつて、垂直な側
壁即ちアンダーカツトのないものを得ることがで
きる。第３の必要な条件はガス成分のシリコン
VLSI構造体に対する汚染を与えない特性である。
汚染が存在するVLSIのサブミクロン・ジオメト
リを用いる場合にとりわけ歩留まりの問題が発生
する。 CF4もしくはCF4＋O2のような通常のプラズ
マ・エツチングによつて選択性を与えることがで
きるが、そのエツチングは等方性であつて、第１
Ａ図に示されるようなマスクのアンダーカツトが
生じる。Cl2のような塩素系エツチング・ガスを
用いる反応イオン・エツチングによつて方向性が
与えられるが、それは良好な選択性を呈さず、多
結晶シリコンをエツチングする場合においてはエ
ツチングの進行状態は非常に不均一である。SF6
を用いる反応イオン・エツチングはUSP3971684
に示されるようにシリコンをエツチングするもの
として知られている。それは高度な選択性（等方
性エツチング）あるいは方向性（低選択性）を呈
しうる。以上のようにこれまでは方向性及び高度
な選択性を同時に得ることは不可能であつた。
CF4及びSF6を用いる場合の更に他の問題はそれ
らのエツチング・プロセスの必然的な結果として
各々炭素及びイオウの汚染物を残した。 四フツ化シリコン（SiF4）がRFプラズマにお
けるフツ素イオンのソースとして知られ、シリコ
ン本体に関しては汚染を生じ得ない。しかしなが
らそれは反応イオン・エツチングにおいては首尾
よく用いられなかつた。その理由はエツチングが
遅いこと、エツチングが方向性を呈しないこと並
びに反応装置の内部表面上にシリコン成分の付着
物が残ることによるものである。本発明の方法
は、ベリウムもしくはアルゴンのような不活性ガ
スと組合せてSiF4の一部をCl2で置換することに
よつてシリコンに関して選択性を呈し、第１Ｂ図
に示されるように方向性を呈し、そしてシリコン
VLSIに対して汚染のないといつた予期されなか
つた結果を利用するものである。反応ガス混合物
は本質的にＸ部のSiF4、Ｙ部のCl2並びにＺ部の
不活性ガス（総計100部）からなる。反応成分Ｘ
＋Ｙは約25部よりも少量であり且つ約２部よりも
多量である。成分Ｘ及びＹは各々０ではない。
SiF4成分の作用範囲は約1.5部および20部の間で
あつて、Cl2に関しては約0.5部及び20部の間であ
る。SiF4がおよそ20部を越えると、反応エツチン
グは非方向性を呈し、反応装置の壁部に付着物が
形成される。Cl2がおよそ20部以上になると、エ
ツチング速度比が減少する。 第２Ａ図及び第２Ｂ図を参照すると、高密度の
FET集積回路の部分が示される。Ｐ型の＜100＞
方位の単結晶シリコンのくぼんだ二酸化シリコン
の絶縁領域（ROI）が他のそのような領域から二
酸化シリコンによつて絶縁されている。ROI誘電
性絶縁は公知の絶縁技術によつて形成することが
できる。ゲートSiO2層は通常の熱酸化法によつ
て形成することができる。その方法は適当な時間
にわたつて970℃の温度の湿潤酸化雰囲気に対し
て裸のシリコン本体をさらすこともしくは通常の
CVDによつて実施される。続いて第１の多結晶
シリコン即ちポリシリコン層が例えばシラン並び
にＰもしくはＮタイプのガス状のドーパント源の
混合物を500乃至1000℃の温度範囲の水素雰囲気
において用いることによつてウエハ全体の上へ付
着される。その代りに、多結晶シリコンを付着し
そして続いてイオン注入法によつてドープするこ
とができる。マスクCVD SiO2は大気もしくは低
圧の状態のもとにおいてシラン（SiH4）及び酸
素を用いておよそ400℃において、あるいは塩化
水素シリコン（SiH2Cl2）及びN2Oを用いて約
800℃の温度において二酸化シリコンを付着させ
ることによつて形成される。第２Ａ図に示される
マスクは通常のリソグラフイ及びエツチング技術
によつて形成される。マスクCVD二酸化シリコ
ンはゲート電極構造体を得るために所定の位置を
被覆するように形成される。第２Ａ図の構造体は
上記の如く反応イオン・エツチング装置内に配置
される。SiF4、Cl2及び不活性ガスのガス混合体
が反応装置内に流され、電極にまたがるRF電力
の適当な印加によつてプラズマが形成される。反
応イオン・エツチングは、マスクされない第１の
ポリシリコン層の全てが第２Ｂ図に示されるよう
に除去されるまで進行する。後に続く工程におい
て、第２Ａ図及び第２Ｂ図のプロセスによつて形
成されたゲート構造体に隣接してソース／ドレイ
ン領域（図示されていない）を形成することがで
きる。 上記のようなSiF4、Cl2及び不活性ガス・プロ
セスを用いることによつて単結晶シリコン基板を
エツチングすることができる。この場合、二酸化
シリコン、窒化シリコンもしくは同様の材料から
なるマスクはSiF4及びCl2プラズマによつては実
質的に影響されないマスクとして働く。その構造
体は次に適当な装置においてシリコン本体に所望
の深さまで反応イオン・エツチングされる。この
プロセスは例えば第２Ａ図及び第２Ｂ図に示され
るようなROI構造体の如き誘電性絶縁を形成する
ために用いることができることが明らかである。 例 １及び２ 使用された反応装置は、J.Vac.Sci Technol、
15(2)334−７（1978）、において開示されるような
通常のダイオードRIE装置であつた。但しこの場
合においてはその装置は40MHzで駆動された。こ
れらの実験においては、サブミクロンFETのゲ
ート金属のために用いられ得るようなRIE Ｎ＋
ドープ型ポリシリコンに対する並びにサブミクロ
ンFETデバイスのための基板として用い得るＰ
−＜100＞単結晶シリコンに対するエツチング・
ガスとして10％SiF490％Heが用いられた。妥当
なシリコン・エツチング速度、高度の選択性並び
に方向性エツチングを得るために他のRIEガスを
用いた過去の経験に基づいて以下に示す表に示さ
れた条件が選択された。 得られた生成物は、第１Ａ図に示されるように
２つの例においてエツチングが等方性である（マ
スクをアンダーカツトする）ので使用し得るもの
ではなかつた。加えて、反応装置の内部表面はシ
リコン成分の茶色の付着物で覆われた。
【表】 例 ３及び４ エツチング・ガスとしてヘリウムに10％のSiF4
が加えられたもの並びにアルゴンに12％のCl2が
加えられたものをほぼ等しい比率で混合したもの
が用いられた点を除いて例１及び２の点が実施さ
れた。その反応の条件は上記の表に示されてい
る。エツチングは第１Ｂ図に示されるように絶対
的に方向性を呈するものであること並びに茶色の
シリコン成分の再付着が生じないことが一見して
明らかであつた。事実このエツチング・ガスは例
１及び２の実験によつて生じた茶色の付着物をき
れいに取り去つた。このエツチング・ガスはポリ
シリコン及び単結晶シリコンの両方において首尾
よくサブミクロンレベルのパターンを反応イオ
ン・エツチングするのに必要な全ての条件即ち妥
当なシリコン・エツチング速度、高度の選択性並
びに方向性エツチングを与えた。それをまた反応
装置の内部表面上の茶色のシリコンの再付着の問
題を排除した。 例 ５、６及び７ 例１及び２の手順が行なわれた。但しエツチン
グ・ガスはヘリウムに10％のSiF4が加えられたも
の及びアルゴンに12％のCl2が加えられたものの
およそ２：１の混合ガスであつた。反応の条件は
表に示されている。この混合ガスは例３及び４に
見られた要件の全てを与えた。この場合選択性は
より高度のものであつた。 例 ８ 例１に示される手順で実験が行なわれた。この
場合12％の塩素並びに88％のアルゴンがエツチン
グ・ガスとして用いられた。エツチングの条件は
表に示されるとおりである。 例３、４、５、６及び７において達成された方
向性エツチングを再現するための条件が選択され
た。その結果として、この最後に示されるガスの
選択性は不活性ガスにおいてSiF4＋Cl2を用いる
混合ガスの場合に比べて劣ることが明らかに示さ
れた。
【図面の簡単な説明】
第１Ａ図及び第１Ｂ図はそれぞれ多結晶シリコ
ン線の断面を示す図、第２Ａ図はFETの製造に
おける１段階を説明する図、第２Ｂ図は反応イオ
ン・エツチングの結果を示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 二酸シリコンのマスクに対してシリコンを選
    択性及び方向性を呈し且つ汚染を生じない様に反
    応性イオン・エツチングすることによつて半導体
    装置を製造する方法であつて、 SiF4及びCl2プラズマによつて実質的に影響さ
    れない材料よりなるマスクを設けたシリコン本体
    のマスクされていない領域を、 SiF4がＸ部、Cl2がＹ部及び不活性ガスがＺ部
    より成るR.F.プラズマにさらし、 上記シリコン本体が実質的に汚染のない状態で
    所望のエツチングが完了するまで上記プロセスを
    続行する事より成り、 上記Ｘ＋Ｙ＋Ｚが実質的に100部に等しく、Ｘ
    ＋Ｙが約25部より小であり、そしてＸ及びＹが
    夫々０より大である事を特徴とする上記半導体装
    置の製造方法。 ２ 上記シリコン本体が単結晶もしくは多結晶の
    シリコンである事を特徴とする上記第１項記載の
    半導体装置の製造方法。
JP3328181A 1980-03-17 1981-03-10 Method of manufacturing semiconductor device Granted JPS56144543A (en)

Applications Claiming Priority (1)

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US06/130,916 US4264409A (en) 1980-03-17 1980-03-17 Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide

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JPS56144543A JPS56144543A (en) 1981-11-10
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US (1) US4264409A (ja)
EP (1) EP0036144B1 (ja)
JP (1) JPS56144543A (ja)
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