JPH0133948B2 - - Google Patents
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- Publication number
- JPH0133948B2 JPH0133948B2 JP54012947A JP1294779A JPH0133948B2 JP H0133948 B2 JPH0133948 B2 JP H0133948B2 JP 54012947 A JP54012947 A JP 54012947A JP 1294779 A JP1294779 A JP 1294779A JP H0133948 B2 JPH0133948 B2 JP H0133948B2
- Authority
- JP
- Japan
- Prior art keywords
- junction
- base
- emitter
- region
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はベース開放のトランジスタを記憶素子
とするブログラム可能な読出専用記憶装置を有す
る半導体装置に関するものである。
とするブログラム可能な読出専用記憶装置を有す
る半導体装置に関するものである。
プログラム可能な読出専用記憶装置PROM
（Programmable Read Only Memory）にはビ
ユーズ型や接合破壊型等があるが、いずれの場合
もその集積度を向上させる為には、１記憶セル当
りの面積を小さくすれば良いことになる。接合破
壊型PROMの場合では１記憶セルの面積は接合
面積に比例したものとなるから、この接合面積を
小さくする事により高集積度が得られる。又通常
PROMは第１図に示す如くマトリツクス状に記
憶セル１０が配列されているものであるが、特に
接合破壊型PROMのうちベース開放のトランジ
スタを記憶素子として用いる方式ではベース・コ
レクタ接合ダイオードがそのまま記憶素子アレイ
のデイカツプル用ダイオードとして使用すること
が出来、且つ行方向のコレクタ領域は共通に使用
出来るためにこの方向では絶縁を要しないという
利点を持つている。この種のPROMの１ビツト
セルは第４図ａ，ｂに示すようにＮ型領域をコレ
クタとし、Ｐ型ベース領域４、Ｎ型エミツタ領域
５およびＮ型コレクタコンタクト領域６を拡散形
成してなる。周知の如くPROMは使用目的に応
じた内容を電気的に書込んでおいて読出専用とし
て用いられているが、この際接合壊型PROMに
おいては、書込む内容により接合容量が異なるた
めに、又書込む内容が多くなればなるほど記憶素
子の接合容量が増加して読出速度が遅くなるとい
う欠点を持つている。一般に接合容量は接合面積
に比例するから接合破壊型PROMに於けるこの
欠点を軽減するためには接合面積を小さくすれば
よい。
（Programmable Read Only Memory）にはビ
ユーズ型や接合破壊型等があるが、いずれの場合
もその集積度を向上させる為には、１記憶セル当
りの面積を小さくすれば良いことになる。接合破
壊型PROMの場合では１記憶セルの面積は接合
面積に比例したものとなるから、この接合面積を
小さくする事により高集積度が得られる。又通常
PROMは第１図に示す如くマトリツクス状に記
憶セル１０が配列されているものであるが、特に
接合破壊型PROMのうちベース開放のトランジ
スタを記憶素子として用いる方式ではベース・コ
レクタ接合ダイオードがそのまま記憶素子アレイ
のデイカツプル用ダイオードとして使用すること
が出来、且つ行方向のコレクタ領域は共通に使用
出来るためにこの方向では絶縁を要しないという
利点を持つている。この種のPROMの１ビツト
セルは第４図ａ，ｂに示すようにＮ型領域をコレ
クタとし、Ｐ型ベース領域４、Ｎ型エミツタ領域
５およびＮ型コレクタコンタクト領域６を拡散形
成してなる。周知の如くPROMは使用目的に応
じた内容を電気的に書込んでおいて読出専用とし
て用いられているが、この際接合壊型PROMに
おいては、書込む内容により接合容量が異なるた
めに、又書込む内容が多くなればなるほど記憶素
子の接合容量が増加して読出速度が遅くなるとい
う欠点を持つている。一般に接合容量は接合面積
に比例するから接合破壊型PROMに於けるこの
欠点を軽減するためには接合面積を小さくすれば
よい。
一方、接合破壊型PROMでは一般に破壊すべ
き接合領域の面積が小さい程、又深さが浅い程、
書込みエネルギーを小さくすることが出来る。ベ
ース開放のトランジスタを記憶素子とした場合の
書込みエネルギーは第２図に示すようにエミツタ
面積依存性、及び第３図に示すようなエミツタの
深さ依存性を持つている。尚、第３図はエミツタ
面積（μm2）を横軸に、書込み電流供給所要時間
を縦軸にして書込み電流Iwをパラメータとした
ものであり、書込み電流Iwはパルスで加えたも
のでパルス幅7.5μs、パルス間隔2.5μsとした。又
第３図はエミツタの深さを横軸とし、縦軸を書込
み電流供給所要時間として、書込み電流Iwをパ
ラメータとしたときのエミツタの深さと書込み電
流供給所要時間の関係であり、このときのエミツ
タ面積は24μm2である。
き接合領域の面積が小さい程、又深さが浅い程、
書込みエネルギーを小さくすることが出来る。ベ
ース開放のトランジスタを記憶素子とした場合の
書込みエネルギーは第２図に示すようにエミツタ
面積依存性、及び第３図に示すようなエミツタの
深さ依存性を持つている。尚、第３図はエミツタ
面積（μm2）を横軸に、書込み電流供給所要時間
を縦軸にして書込み電流Iwをパラメータとした
ものであり、書込み電流Iwはパルスで加えたも
のでパルス幅7.5μs、パルス間隔2.5μsとした。又
第３図はエミツタの深さを横軸とし、縦軸を書込
み電流供給所要時間として、書込み電流Iwをパ
ラメータとしたときのエミツタの深さと書込み電
流供給所要時間の関係であり、このときのエミツ
タ面積は24μm2である。
前述の如く接合破壊型PROMでは記憶素子の
接合面積及び拡散領域の深さをそれぞれ小さくす
れば書込みエネルギーを小さくすることができ、
しかも読出速度を速くすることができる。しか
し、従来の構造では、PN接合を形成する工程に
於いて半導体基板の深さ方向への拡散と共に横方
向への拡散も生じ、接合面積は設定した拡散窓の
面積よりも広いものとならざるを得ない。また、
拡散窓のパターニング精度とベースコレクタ接合
を形成するための拡散窓とエミツタ・ベース接合
を形成するための拡散窓との重ね合せ精度が必要
となる等製造プロセス上の制約から記憶素子の面
積を小さくすることが出来なかつた。
接合面積及び拡散領域の深さをそれぞれ小さくす
れば書込みエネルギーを小さくすることができ、
しかも読出速度を速くすることができる。しか
し、従来の構造では、PN接合を形成する工程に
於いて半導体基板の深さ方向への拡散と共に横方
向への拡散も生じ、接合面積は設定した拡散窓の
面積よりも広いものとならざるを得ない。また、
拡散窓のパターニング精度とベースコレクタ接合
を形成するための拡散窓とエミツタ・ベース接合
を形成するための拡散窓との重ね合せ精度が必要
となる等製造プロセス上の制約から記憶素子の面
積を小さくすることが出来なかつた。
本発明は書込みエネルギーが小さく、読出速度
の速い高集積化可能な接合破壊型PROMを有す
る半導体装置を提供することを目的とするもので
ある。
の速い高集積化可能な接合破壊型PROMを有す
る半導体装置を提供することを目的とするもので
ある。
その目的を達成する為本発明によるベース開放
のトランジスタを記憶素子とする接合破壊型
PROMでは記憶素子の接合面積は特に微小な領
域を占めるような新構造となつている。即ちコレ
クタ領域上に各記憶セルを区画する絶縁膜を設
け、この絶縁膜によつて区画された各領域にベー
スおよびエミツタ領域を設け、ベース−エミツタ
接合面の全周囲及びベース−コレクタ接合面の全
周囲はともに区画された各領域に接する絶縁膜の
側面で終端していることを特徴とする。
のトランジスタを記憶素子とする接合破壊型
PROMでは記憶素子の接合面積は特に微小な領
域を占めるような新構造となつている。即ちコレ
クタ領域上に各記憶セルを区画する絶縁膜を設
け、この絶縁膜によつて区画された各領域にベー
スおよびエミツタ領域を設け、ベース−エミツタ
接合面の全周囲及びベース−コレクタ接合面の全
周囲はともに区画された各領域に接する絶縁膜の
側面で終端していることを特徴とする。
本発明によればベース開放のトランジスタを単
位記憶素子とする半導体装置において、コレクタ
領域を共通とし、この表面を選択酸化して設けら
れた絶縁膜で囲まれた区画領域に不純物を導入す
ることにより自己整合的に形成されたベース領域
およびエミツタ領域を有するトランジスタをベー
ス開放型の記憶セルとした半導体装置が得られ
る。ここで上記ベース、エミツタの各接合面は接
合面全体にわたつて等間隔で対向せしめることに
よつて最も好ましい半導体装置が得られる。
位記憶素子とする半導体装置において、コレクタ
領域を共通とし、この表面を選択酸化して設けら
れた絶縁膜で囲まれた区画領域に不純物を導入す
ることにより自己整合的に形成されたベース領域
およびエミツタ領域を有するトランジスタをベー
ス開放型の記憶セルとした半導体装置が得られ
る。ここで上記ベース、エミツタの各接合面は接
合面全体にわたつて等間隔で対向せしめることに
よつて最も好ましい半導体装置が得られる。
第５図ａ，ｂにより本発明の技術に関連する参
考例を説明する。本参考例は、例えば比抵抗約
20Ω・cmのＰ型サプストレート１上に比抵抗約
20Ω／□の埋込みコレクタ領域２を設け、その上
に比抵抗約0.5Ω・cmで厚さ約5μｍのＮ型エピタ
キシヤル層３を形成する。その後、各記憶セルが
形成される部分を窒化膜でマスクして選択酸化す
ることによつて厚さ約1.0μｍの酸化膜７を形成す
る。窒化膜を除去し、そこからの不純物を導入す
ることにより、比抵抗約300Ω／□で接合の深さ
約1.2μｍのベース領域４と接合の深さ約1.0μｍの
エミツタ領域５とを形成する。コレクタ電極用コ
ンタクト領域６はエミツタ形成と同時に作ること
ができる。
考例を説明する。本参考例は、例えば比抵抗約
20Ω・cmのＰ型サプストレート１上に比抵抗約
20Ω／□の埋込みコレクタ領域２を設け、その上
に比抵抗約0.5Ω・cmで厚さ約5μｍのＮ型エピタ
キシヤル層３を形成する。その後、各記憶セルが
形成される部分を窒化膜でマスクして選択酸化す
ることによつて厚さ約1.0μｍの酸化膜７を形成す
る。窒化膜を除去し、そこからの不純物を導入す
ることにより、比抵抗約300Ω／□で接合の深さ
約1.2μｍのベース領域４と接合の深さ約1.0μｍの
エミツタ領域５とを形成する。コレクタ電極用コ
ンタクト領域６はエミツタ形成と同時に作ること
ができる。
該参考例においては以下の説明から容易に理解
される如く各記憶セルの接合面積及び接合容量を
小さくする事が可能であり、第４図ａ，ｂに示し
た従来例と比べ本参考例の記憶素子の接合面積及
び接合容量は小さくなつている事が判る。
される如く各記憶セルの接合面積及び接合容量を
小さくする事が可能であり、第４図ａ，ｂに示し
た従来例と比べ本参考例の記憶素子の接合面積及
び接合容量は小さくなつている事が判る。
窒化膜をマスクとした選択酸化により酸化膜を
形成する工程において酸化がコレクタ用のエピタ
キシヤル層３の深さ方向と共に横方向にも起るの
で本参考例における記憶セルの実効接合面積は設
計上の接合面積よりもさらに小さくする事が出来
る。又、本参考例ではエミツタとベースとを同一
拡散窓を通して自己整合により形成されるので、
従来例で必要であつたエミツタ・ベース接合マー
ジンを零とする事が出来るとともに横方向への拡
散がないので記憶素子面積は極めて小さなものと
なる。従つて本参考例では記憶素子の接合容量を
従来例に比べて大幅に小さくすることができる。
又、第１図に示したマトリツクス状にこの種の記
憶素子を配列した場合埋設酸化膜の効果により配
線容量をも軽減出来るという利点もある。
形成する工程において酸化がコレクタ用のエピタ
キシヤル層３の深さ方向と共に横方向にも起るの
で本参考例における記憶セルの実効接合面積は設
計上の接合面積よりもさらに小さくする事が出来
る。又、本参考例ではエミツタとベースとを同一
拡散窓を通して自己整合により形成されるので、
従来例で必要であつたエミツタ・ベース接合マー
ジンを零とする事が出来るとともに横方向への拡
散がないので記憶素子面積は極めて小さなものと
なる。従つて本参考例では記憶素子の接合容量を
従来例に比べて大幅に小さくすることができる。
又、第１図に示したマトリツクス状にこの種の記
憶素子を配列した場合埋設酸化膜の効果により配
線容量をも軽減出来るという利点もある。
さらに、ベース−エミツタ接合の周辺はすべて
酸化膜７の側面で終端し、ベース−エミツタ接合
面とベース−コレクタ接合面とは等間隔で対向す
るように形成されるので、ベース−コレクタ接合
もエミツタ−ベース接合とほぼ等しい面積とな
り、エミツタ−ベース接合容量の低減と同様に、
ベース−コレクタ接合容量をも低減できるので読
出速度の速いPROMを作ることができる。
酸化膜７の側面で終端し、ベース−エミツタ接合
面とベース−コレクタ接合面とは等間隔で対向す
るように形成されるので、ベース−コレクタ接合
もエミツタ−ベース接合とほぼ等しい面積とな
り、エミツタ−ベース接合容量の低減と同様に、
ベース−コレクタ接合容量をも低減できるので読
出速度の速いPROMを作ることができる。
第６図を参照して本発明の好ましい一実施例に
ついて説明する。この実施例は酸化膜７の側面で
ベース領域４とコレクタとの接合およびベース領
域４とエミツタ領域５との接合がともに終端する
ように形成すると共にコレクタコンタクト領域６
の境界面も酸化膜７の側面でエミツタと同じ深さ
に終端するように形成したものである。
ついて説明する。この実施例は酸化膜７の側面で
ベース領域４とコレクタとの接合およびベース領
域４とエミツタ領域５との接合がともに終端する
ように形成すると共にコレクタコンタクト領域６
の境界面も酸化膜７の側面でエミツタと同じ深さ
に終端するように形成したものである。
この実施例に於いてはベース−コレクタ接合を
約0.8μとし選択酸化で作られた酸化膜の膜厚約
1.0μより浅く形成し、ベース−コレクタ接合面積
をエミツタ−ベース接合面積と等しくすることに
よつて前記参考例よりも更に小さな接合容量とし
たものである。
約0.8μとし選択酸化で作られた酸化膜の膜厚約
1.0μより浅く形成し、ベース−コレクタ接合面積
をエミツタ−ベース接合面積と等しくすることに
よつて前記参考例よりも更に小さな接合容量とし
たものである。
以上説明した様に本発明によれば記憶素子の接
合面積を微小なものとし書込みエネルギーを小さ
く出来ると共に高集積度且つ高速度の接合破壊型
PROMを有する半導体装置を提供出来る。
合面積を微小なものとし書込みエネルギーを小さ
く出来ると共に高集積度且つ高速度の接合破壊型
PROMを有する半導体装置を提供出来る。
第１図は記憶素子のマトリツクス配列を説明す
る図、第２図はエミツタ面積に対する書込みエネ
ルギーの関係曲線図、第３図はエミツタ深さに対
する書込みエネルギーの関係曲線図、第４図ａ，
ｂは従来の接合破壊型PROMの記憶素子を示し、
同図ａはその平面図、同図ｂは同図ａのＡ−Ａ線
に沿つて切断し矢印の方向に見た断面図、第５図
ａ，ｂは本発明の技術に関連する参考例を示すそ
れぞれ平面図およびＢ−Ｂ線に沿つて切断し矢印
の方向に見た断面図である。第６図は本発明の好
ましい一実施例を示す断面図である。
る図、第２図はエミツタ面積に対する書込みエネ
ルギーの関係曲線図、第３図はエミツタ深さに対
する書込みエネルギーの関係曲線図、第４図ａ，
ｂは従来の接合破壊型PROMの記憶素子を示し、
同図ａはその平面図、同図ｂは同図ａのＡ−Ａ線
に沿つて切断し矢印の方向に見た断面図、第５図
ａ，ｂは本発明の技術に関連する参考例を示すそ
れぞれ平面図およびＢ−Ｂ線に沿つて切断し矢印
の方向に見た断面図である。第６図は本発明の好
ましい一実施例を示す断面図である。
Claims (1)
- １ 一導電型半導体基板の一主面の所定領域に逆
導電型の埋込層を設け、前記埋込層をふくむ前記
基板主面上に逆導電型のエピタキシヤル層を設
け、前記エピタキシヤル層内に前記エピタキシヤ
ル層表面から前記埋込層よりも浅い深さまで選択
的に絶縁膜を設け、前記絶縁膜によつて区画され
た複数の領域の夫々に前記埋込層よりも浅い一導
電型ベース領域および逆導電型エミツタ領域を設
け、前記複数の領域をベース開放型の記憶セルと
し、前記エピタキシヤル層を共通のコレクタ領域
とした接合破壊型のプログラム可能な読出し専用
記憶部を含む半導体装置において、前記各記憶セ
ルのエミツタ−ベース接合面およびベース−コレ
クタ接合面は、ともにその全周囲が前記記憶セル
の同一区画領域に接する前記絶縁膜の側面に終端
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294779A JPS55105365A (en) | 1979-02-07 | 1979-02-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1294779A JPS55105365A (en) | 1979-02-07 | 1979-02-07 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105365A JPS55105365A (en) | 1980-08-12 |
| JPH0133948B2 true JPH0133948B2 (ja) | 1989-07-17 |
Family
ID=11819466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1294779A Granted JPS55105365A (en) | 1979-02-07 | 1979-02-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105365A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216345B2 (ja) * | 1972-06-05 | 1977-05-09 | ||
| JPS4975280A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS5648978B2 (ja) * | 1974-12-07 | 1981-11-19 | ||
| JPS5521113A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Junction break-down type programmable read-only memory semiconductor device |
-
1979
- 1979-02-07 JP JP1294779A patent/JPS55105365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105365A (en) | 1980-08-12 |
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