JPH0133970B2 - - Google Patents
Info
- Publication number
- JPH0133970B2 JPH0133970B2 JP57223313A JP22331382A JPH0133970B2 JP H0133970 B2 JPH0133970 B2 JP H0133970B2 JP 57223313 A JP57223313 A JP 57223313A JP 22331382 A JP22331382 A JP 22331382A JP H0133970 B2 JPH0133970 B2 JP H0133970B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- signals
- same frame
- input signal
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 238000005070 sampling Methods 0.000 claims abstract description 9
- 230000003595 spectral effect Effects 0.000 abstract description 3
- 238000001228 spectrum Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010183 spectrum analysis Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、音声分析器等に適用されるスイツチ
ト・キヤパシタ回路を用いたデシメータ回路に関
する。
ト・キヤパシタ回路を用いたデシメータ回路に関
する。
デシメータとは、時分割多重化信号を処理する
ためのサンプル系において、標本化周波数を高速
から低速に変換する回路を言う。ここでは、特に
時分割多重化された信号のデシメーシヨン（間引
き）を対象とする。例えば、スペクトル解析にお
ける出力信号について言うと、デシメーシヨンに
より各チヤネル間に時間差の生じないことが必要
である。このようなデシメータは、例えばスイツ
チト・キヤパシタフイルタにより構成された装置
において、複数の標本化周波数を用いることによ
り容量値のバラツキを小さく抑えてLSI化した場
合、チツプサイズを小さくするために、標本化周
波数変換回路として役立てられている。
ためのサンプル系において、標本化周波数を高速
から低速に変換する回路を言う。ここでは、特に
時分割多重化された信号のデシメーシヨン（間引
き）を対象とする。例えば、スペクトル解析にお
ける出力信号について言うと、デシメーシヨンに
より各チヤネル間に時間差の生じないことが必要
である。このようなデシメータは、例えばスイツ
チト・キヤパシタフイルタにより構成された装置
において、複数の標本化周波数を用いることによ
り容量値のバラツキを小さく抑えてLSI化した場
合、チツプサイズを小さくするために、標本化周
波数変換回路として役立てられている。
この種、従来のデシメータについて、第１図の
回路例および第２図のタイムチヤートを参照して
説明すると、１，２，３はスイツチであり、タイ
ムチヤートに見られる制御信号I1，I2およびI3の
高レベルの区間でそれぞれ対応するスイツチ１，
２，３がONし、低レベルの区間でこれ等のスイ
ツチがOFFする。４は演算増幅器、５，６はキ
ヤパシタを示している。スイツチ１に与えられる
入力信号INと演算増幅器４の出力信号OUTの時
間的な関係はタイムチヤートに示すようになる。
この例においては、多重化されているチヤネル数
は４個（チヤネル番号１〜４）であり、デシメー
シヨンは５：１である。第２図のタイムチヤート
から判るように、入力と出力はフレーム対応して
いない。即ち、出力（OUT）のチヤネル１〜４
は入力（IN）における同一フレームのチヤネル
１〜４を示していない。例えば、通話路変換装置
などのようにチヤネル間の遅延差が問題にならな
い場合は、このような回路構成が適用できる。
回路例および第２図のタイムチヤートを参照して
説明すると、１，２，３はスイツチであり、タイ
ムチヤートに見られる制御信号I1，I2およびI3の
高レベルの区間でそれぞれ対応するスイツチ１，
２，３がONし、低レベルの区間でこれ等のスイ
ツチがOFFする。４は演算増幅器、５，６はキ
ヤパシタを示している。スイツチ１に与えられる
入力信号INと演算増幅器４の出力信号OUTの時
間的な関係はタイムチヤートに示すようになる。
この例においては、多重化されているチヤネル数
は４個（チヤネル番号１〜４）であり、デシメー
シヨンは５：１である。第２図のタイムチヤート
から判るように、入力と出力はフレーム対応して
いない。即ち、出力（OUT）のチヤネル１〜４
は入力（IN）における同一フレームのチヤネル
１〜４を示していない。例えば、通話路変換装置
などのようにチヤネル間の遅延差が問題にならな
い場合は、このような回路構成が適用できる。
しかし乍ら、スペクトル分析などにおいては、
同一時点におけるスペクトル分布が要求される場
合、例えば音声認識用の音声分析器などへの適用
がある。この場合に、第１図の回路構成によれ
ば、入力信号における同一フレームの全てのチヤ
ネルが出力されないため、同一時点におけるスペ
クトル分布を得ることができないという欠点があ
つた。
同一時点におけるスペクトル分布が要求される場
合、例えば音声認識用の音声分析器などへの適用
がある。この場合に、第１図の回路構成によれ
ば、入力信号における同一フレームの全てのチヤ
ネルが出力されないため、同一時点におけるスペ
クトル分布を得ることができないという欠点があ
つた。
本発明の目的は、時分割多重化された入力信号
の同一フレームに含まれるチヤネルの信号をそれ
ぞれ低い周波数で標本化し、同一フレーム内の全
てのチヤネル信号の抽出を可能とすることによつ
て、同一時点におけるスペクトル分布を得ること
のできるスイツチト・キヤパシタ形デシメータを
提供することにある。
の同一フレームに含まれるチヤネルの信号をそれ
ぞれ低い周波数で標本化し、同一フレーム内の全
てのチヤネル信号の抽出を可能とすることによつ
て、同一時点におけるスペクトル分布を得ること
のできるスイツチト・キヤパシタ形デシメータを
提供することにある。
本発明によれば、時分割多重化された複数チヤ
ネルの信号を時分割多重化してフレーム構成した
入力信号に対し標本化周波数を高速から低速に変
換する、スイツチ、キヤパシタ及び演算増幅器か
らなるデシメータに於いて、前記スイツチおよび
キヤパシタの組合わせにより前記入力信号のうち
同一フレーム内の各チヤネルの信号をそれぞれサ
ンプルホールドする並列的に接続された複数のサ
ンプルホールド回路を設け、これ等サンプルホー
ルド回路のそれぞれの出力側に接続されているス
イツチを介して、それぞれ前記入力信号の標本化
周波数より低い周波数で前記サンプルホールド回
路内の同一フレームの各チヤネルの信号を順次標
本化して前記演算増幅器に加え、該演算増幅器の
入力端子と出力端子の間に接続された積分キヤパ
シタに蓄積することによつて、該演算増幅器の出
力側からこれ等同一フレーム内の各チヤネルの信
号を順次出力することを特徴とするスイツチト・
キヤパシタ形デシメータが得られる。
ネルの信号を時分割多重化してフレーム構成した
入力信号に対し標本化周波数を高速から低速に変
換する、スイツチ、キヤパシタ及び演算増幅器か
らなるデシメータに於いて、前記スイツチおよび
キヤパシタの組合わせにより前記入力信号のうち
同一フレーム内の各チヤネルの信号をそれぞれサ
ンプルホールドする並列的に接続された複数のサ
ンプルホールド回路を設け、これ等サンプルホー
ルド回路のそれぞれの出力側に接続されているス
イツチを介して、それぞれ前記入力信号の標本化
周波数より低い周波数で前記サンプルホールド回
路内の同一フレームの各チヤネルの信号を順次標
本化して前記演算増幅器に加え、該演算増幅器の
入力端子と出力端子の間に接続された積分キヤパ
シタに蓄積することによつて、該演算増幅器の出
力側からこれ等同一フレーム内の各チヤネルの信
号を順次出力することを特徴とするスイツチト・
キヤパシタ形デシメータが得られる。
次に、本発明によるデシメータについて実施例
を挙げ、図面を参照して説明する。
を挙げ、図面を参照して説明する。
第３図は本発明による実施例の構成を回路図に
より、また第４図は、第３図の実施例における主
要素の動作を比較的にタイムチヤートにより示し
たものである。第３図において、１１−１〜１１
−４，１２−１〜１２−４，１５はスイツチ、１
３−１〜１３−４，１６はキヤパシタ、１４は演
算増幅器である。スイツチの開閉は、第１図の従
来例において説明したものと同じ要領で動作す
る。端子１７に与えられた入力信号INは、スイ
ツチ１１−１〜１１−４の制御信号I11-1〜I11-4
がONからOFFする時点でそれぞれサンプリング
され、それぞれキヤパシタ１３−１〜１３−４に
蓄えられる。すなわち、第４図のタイムチヤート
から判るように、フレームF1のチヤネル１〜４
がサンプルされ、チヤネル１がキヤパシタ１３−
１に、チヤネル２がキヤパシタ１３−２というよ
うに、順次蓄えられる。演算増幅器１４の出力端
子１８には、スイツチ１２−１〜１２−４の制御
信号がONする時点からスイツチ１５の制御信号
I15がONするまでの区間、キヤパシタ１６に蓄え
られた電荷に対応する電圧が出力される。すなわ
ち、第４図に示す通り、出力端子には、フレーム
F1のチヤネル１〜４がそれぞれ時間軸上３倍に
引き伸されて出力信号OUTとして導出される。
この場合、標本化周波数としては３：１に変換さ
れたことになる。
より、また第４図は、第３図の実施例における主
要素の動作を比較的にタイムチヤートにより示し
たものである。第３図において、１１−１〜１１
−４，１２−１〜１２−４，１５はスイツチ、１
３−１〜１３−４，１６はキヤパシタ、１４は演
算増幅器である。スイツチの開閉は、第１図の従
来例において説明したものと同じ要領で動作す
る。端子１７に与えられた入力信号INは、スイ
ツチ１１−１〜１１−４の制御信号I11-1〜I11-4
がONからOFFする時点でそれぞれサンプリング
され、それぞれキヤパシタ１３−１〜１３−４に
蓄えられる。すなわち、第４図のタイムチヤート
から判るように、フレームF1のチヤネル１〜４
がサンプルされ、チヤネル１がキヤパシタ１３−
１に、チヤネル２がキヤパシタ１３−２というよ
うに、順次蓄えられる。演算増幅器１４の出力端
子１８には、スイツチ１２−１〜１２−４の制御
信号がONする時点からスイツチ１５の制御信号
I15がONするまでの区間、キヤパシタ１６に蓄え
られた電荷に対応する電圧が出力される。すなわ
ち、第４図に示す通り、出力端子には、フレーム
F1のチヤネル１〜４がそれぞれ時間軸上３倍に
引き伸されて出力信号OUTとして導出される。
この場合、標本化周波数としては３：１に変換さ
れたことになる。
以上の説明により明らかなように、本発明によ
れば、入力信号の同一フレームにある時分割され
たチヤネルの信号をそれぞれ間引きするも、それ
ぞれ並列的に設けた複数のサンプルホールド回路
によつて、上記同一フレームの全てのチヤネル信
号の抽出が可能となり、同一時点におけるスペク
トルの時間的変化を検出できるから、特に音声認
識用の音声分析器に適用して性能を向上すべく得
られる効果は大きい。
れば、入力信号の同一フレームにある時分割され
たチヤネルの信号をそれぞれ間引きするも、それ
ぞれ並列的に設けた複数のサンプルホールド回路
によつて、上記同一フレームの全てのチヤネル信
号の抽出が可能となり、同一時点におけるスペク
トルの時間的変化を検出できるから、特に音声認
識用の音声分析器に適用して性能を向上すべく得
られる効果は大きい。
第１図は従来のデシメータの構成例を示す回路
図、第２図は、第１図の従来例における動作を説
明するためのタイムチヤート、第３図は本発明に
よる実施例の構成を示す回路図、第４図は、第３
図の実施例における動作を説明するためのタイム
チヤートである。 図において、１１−１〜１１−４，１２−１〜
１２−４，１５はスイツチ、１３−１〜１３−
４，１６はキヤパシタ、１４は演算増幅器であ
る。
図、第２図は、第１図の従来例における動作を説
明するためのタイムチヤート、第３図は本発明に
よる実施例の構成を示す回路図、第４図は、第３
図の実施例における動作を説明するためのタイム
チヤートである。 図において、１１−１〜１１−４，１２−１〜
１２−４，１５はスイツチ、１３−１〜１３−
４，１６はキヤパシタ、１４は演算増幅器であ
る。
Claims (1)
- 【特許請求の範囲】 １ 複数チヤネルの信号を時分割多重化してフレ
ーム構成した入力信号に対し標本化周波数を高速
から低速に変換する、スイツチ、キヤパシタ及び
演算増幅器からなるデシメータに於いて、 前記スイツチおよびキヤパシタの組合わせによ
り前記入力信号のうち同一フレーム内の各チヤネ
ルの信号をそれぞれサンプルホールドする並列的
に接続された複数のサンプルホールド回路を設
け、これ等サンプルホールド回路のそれぞれの出
力側に接続されているスイツチを介して、それぞ
れ前記入力信号の標本化周波数より低い周波数で
前記サンプルホールド回路内の同一フレームの各
チヤネルの信号を順次標本化して前記演算増幅器
に加え、該演算増幅器の入力端子と出力端子の間
に接続された積分キヤパシタに蓄積することによ
つて、該演算増幅器の出力側からこれ等同一フレ
ーム内の各チヤネルの信号を順次出力することを
特徴とするスイツチト・キヤパシタ形デシメー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223313A JPS59112717A (ja) | 1982-12-20 | 1982-12-20 | スイツチト・キヤパシタ形デシメ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223313A JPS59112717A (ja) | 1982-12-20 | 1982-12-20 | スイツチト・キヤパシタ形デシメ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112717A JPS59112717A (ja) | 1984-06-29 |
| JPH0133970B2 true JPH0133970B2 (ja) | 1989-07-17 |
Family
ID=16796189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223313A Granted JPS59112717A (ja) | 1982-12-20 | 1982-12-20 | スイツチト・キヤパシタ形デシメ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1982
- 1982-12-20 JP JP57223313A patent/JPS59112717A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112717A (ja) | 1984-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0176596B1 (en) | Analog input circuit | |
| US5973536A (en) | Switched capacitor filter | |
| EP0054561B1 (en) | Switched-capacitor interpolation filter | |
| US5081372A (en) | Sample-and-hold device | |
| JPH0313677B2 (ja) | ||
| CA1188383A (en) | Method for interchanging n partial bands | |
| US5565800A (en) | Comparator circuit and method of controlling comparator circuit | |
| US4358733A (en) | Spectrum analyzer without distinct band-pass filter components | |
| US4218665A (en) | Band-pass filter | |
| Kuraishi et al. | A single-chip 20-channel speech spectrum analyzer using a multiplexed switched-capacitor filter bank | |
| US4454423A (en) | Circuit arrangement for a radiation detector | |
| JPS59112717A (ja) | スイツチト・キヤパシタ形デシメ−タ | |
| US12283968B2 (en) | Analog-to-information conversion using analog pre-processing sensing of multi-band signals | |
| JPH0252455B2 (ja) | ||
| US4158751A (en) | Analog speech encoder and decoder | |
| US7612815B2 (en) | Optical sensor | |
| US4205283A (en) | Signal delay system | |
| JPH0632023B2 (ja) | 音声分析装置 | |
| JPS6046158A (ja) | 受信信号の選別回路 | |
| JP2002185322A (ja) | 複数入力チャンネルの入力信号処理装置 | |
| GB2075693A (en) | Spectrum analyzer | |
| JPH08125495A (ja) | アナログ入力選択回路 | |
| JP3374788B2 (ja) | アナログ信号処理装置 | |
| JPS5912683A (ja) | 多周波信号受信器 | |
| SU634465A1 (ru) | Цифровое устройство дл формировани сигналов в системах с частотным разделением каналов |