JPH0252455B2 - - Google Patents
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- JPH0252455B2 JPH0252455B2 JP61022281A JP2228186A JPH0252455B2 JP H0252455 B2 JPH0252455 B2 JP H0252455B2 JP 61022281 A JP61022281 A JP 61022281A JP 2228186 A JP2228186 A JP 2228186A JP H0252455 B2 JPH0252455 B2 JP H0252455B2
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- scf
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- 239000003990 capacitor Substances 0.000 claims description 29
- 230000000903 blocking effect Effects 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 claims description 2
- 101100071632 Schizosaccharomyces pombe (strain 972 / ATCC 24843) hsp9 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/20—Time-division multiplex systems using resonant transfer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/10—Arrangements for reducing cross-talk between channels
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はSCF用オフセツト補償回路、特に時分
割多重方式のSCFの出力信号に対し各チヤンネル
毎のオフセツトを除去するのに好適なSCF用オフ
セツト補償回路に関する。
割多重方式のSCFの出力信号に対し各チヤンネル
毎のオフセツトを除去するのに好適なSCF用オフ
セツト補償回路に関する。
従来、SCFすなわちスイツチトキヤパシタフイ
ルタで演算増幅器のオフセツトやスイツチトのフ
イードスルーなどに起因して生じるオフセツトの
成分を除去するために、SCFの出力信号に含まれ
ているオフセツト成分を抽出し、このオフセツト
成分をSCFの出力信号からアナログ減算すること
によりオフセツトの除去を行うようにしたオフセ
ツト補償回路が使用されている。
ルタで演算増幅器のオフセツトやスイツチトのフ
イードスルーなどに起因して生じるオフセツトの
成分を除去するために、SCFの出力信号に含まれ
ているオフセツト成分を抽出し、このオフセツト
成分をSCFの出力信号からアナログ減算すること
によりオフセツトの除去を行うようにしたオフセ
ツト補償回路が使用されている。
上述した従来のオフセツト補償回路を時分割多
重方式のSCFに適用しようとすると、多重化され
ている各チヤンネル毎にオフセツト成分が異なる
ので、SCFの出力信号を各チヤンネルのタイムス
ロツト毎にサンプルホールドした上でオフセツト
成分を抽出し、このオフセツト成分をSCFの出力
信号から各チヤンネルのタイムスロツト毎にアナ
ログ減算するように構成せねばならない。更に前
述の方法を用いる場合、前段のSCFで発生する高
周波雑音をサンプリングしてしまうので、低域フ
イルタを挿入する必要がある。従つてこの場合に
は、多重化したチヤンネル数に等しい個数のサン
プルホールド回路および低域フイルタが必要にな
る。また、本来の信号成分の周波数が低い場合、
低域フイルタのカツトオフ周波数を低く設定して
おかねばならず、抵抗およびキヤパシタの値が大
きくなる。この結果、オフセツト補償回路の回路
規模および消費電力が大きくなり、且つ低域フイ
ルタの部分は回路の集積化ができず、従つて回路
全体のワンチツプ化ができないという問題点があ
る。
重方式のSCFに適用しようとすると、多重化され
ている各チヤンネル毎にオフセツト成分が異なる
ので、SCFの出力信号を各チヤンネルのタイムス
ロツト毎にサンプルホールドした上でオフセツト
成分を抽出し、このオフセツト成分をSCFの出力
信号から各チヤンネルのタイムスロツト毎にアナ
ログ減算するように構成せねばならない。更に前
述の方法を用いる場合、前段のSCFで発生する高
周波雑音をサンプリングしてしまうので、低域フ
イルタを挿入する必要がある。従つてこの場合に
は、多重化したチヤンネル数に等しい個数のサン
プルホールド回路および低域フイルタが必要にな
る。また、本来の信号成分の周波数が低い場合、
低域フイルタのカツトオフ周波数を低く設定して
おかねばならず、抵抗およびキヤパシタの値が大
きくなる。この結果、オフセツト補償回路の回路
規模および消費電力が大きくなり、且つ低域フイ
ルタの部分は回路の集積化ができず、従つて回路
全体のワンチツプ化ができないという問題点があ
る。
本発明の目的は、上述の問題点を解決し従来よ
りも回路規模および消費電力を小さくでき且つワ
ンチツプ化が可能なSCF用オフセツト補償回路を
提供することにある。
りも回路規模および消費電力を小さくでき且つワ
ンチツプ化が可能なSCF用オフセツト補償回路を
提供することにある。
本発明の回路は、第１および第２のキヤパシタ
と、時分割多重方式のSCF（スイツチトキヤパシ
タフイルタ）の送出信号および割当てチヤンネル
のタイムスロツトを指示するタイミング信号を受
けて前記割当てチヤンネルタイムスロツトでは前
記第１のキヤパシタの両端に前記SCF送出信号を
接続すると共に前記第２のキヤパシタの一端に前
記SCF送出信号を他端に出力端をそれぞれ接続し
また前記割当てチヤンネルタイムスロツト以外で
は前記第１および第２のキヤパシタを並列接続す
ると共に前記SCF送出信号および前記出力端から
切離すスイツチ回路とをおのおの有する複数の直
流阻止回路と、 各前記直流阻止回路の前記出力端の電圧を相加
して送出する増幅器とを、 備えている。
と、時分割多重方式のSCF（スイツチトキヤパシ
タフイルタ）の送出信号および割当てチヤンネル
のタイムスロツトを指示するタイミング信号を受
けて前記割当てチヤンネルタイムスロツトでは前
記第１のキヤパシタの両端に前記SCF送出信号を
接続すると共に前記第２のキヤパシタの一端に前
記SCF送出信号を他端に出力端をそれぞれ接続し
また前記割当てチヤンネルタイムスロツト以外で
は前記第１および第２のキヤパシタを並列接続す
ると共に前記SCF送出信号および前記出力端から
切離すスイツチ回路とをおのおの有する複数の直
流阻止回路と、 各前記直流阻止回路の前記出力端の電圧を相加
して送出する増幅器とを、 備えている。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロツク図で
あり、第２図はその動作を説明するためのタイミ
ング図である。第１図において、スイツチトキヤ
パシタフイルタ（SCF）１は、タイミング信号
φ1〜φoに応じて時分割多重方式の動作を行う。
タイミング信号φ1〜φoは、第２図に示すごとく、
予め定めた時間幅をもつフレーム毎に、そのうち
の一つずつパルスが立上つてチヤンネル毎のタイ
ムスロツトを順次に指示している。オフ・セツト
補償回路は、直流阻止回路２−１〜２−ｎ、およ
び演算増幅器３から成る構成を有する。SCF１の
出力信号は、直流阻止回路２−１〜２−ｎにおの
おの導かれている。直流阻止回路２−１〜２−ｎ
はすべて同一の回路構成を有する。例えば直流阻
止回路２−１は、SCF１の出力信号と、第１チヤ
ンネルのタイムスロツトを示すタイミング信号
φ1とを受けて動作する。スイツチSW1は、タイ
ミング信号φ1のパルス立上り中すなわち第１チ
ヤンネルのタイムスロツトでは実線で示すごとく
キヤパシタC1の一端にSCF１の出力信号を接続
し、またタイミング信号φ1のパルス立下り中す
なわち第１チヤンネルのタイムスロツト以外では
破線で示すごとくキヤパシタC1の一端をスイツ
チSW2を介してキヤパシタC2の一端に接続する。
スイツチSW2およびSW3は、タイミング信号φ1
のパルス立上り中では実線で示すごとくキヤパシ
タC2をSCF１および演算増幅器３間に直列に接
続し、タイミング信号φ1のパルス立下り中では
破線で示すごとくキヤパシタC2をキヤパシタC1
に並列に接続する。
あり、第２図はその動作を説明するためのタイミ
ング図である。第１図において、スイツチトキヤ
パシタフイルタ（SCF）１は、タイミング信号
φ1〜φoに応じて時分割多重方式の動作を行う。
タイミング信号φ1〜φoは、第２図に示すごとく、
予め定めた時間幅をもつフレーム毎に、そのうち
の一つずつパルスが立上つてチヤンネル毎のタイ
ムスロツトを順次に指示している。オフ・セツト
補償回路は、直流阻止回路２−１〜２−ｎ、およ
び演算増幅器３から成る構成を有する。SCF１の
出力信号は、直流阻止回路２−１〜２−ｎにおの
おの導かれている。直流阻止回路２−１〜２−ｎ
はすべて同一の回路構成を有する。例えば直流阻
止回路２−１は、SCF１の出力信号と、第１チヤ
ンネルのタイムスロツトを示すタイミング信号
φ1とを受けて動作する。スイツチSW1は、タイ
ミング信号φ1のパルス立上り中すなわち第１チ
ヤンネルのタイムスロツトでは実線で示すごとく
キヤパシタC1の一端にSCF１の出力信号を接続
し、またタイミング信号φ1のパルス立下り中す
なわち第１チヤンネルのタイムスロツト以外では
破線で示すごとくキヤパシタC1の一端をスイツ
チSW2を介してキヤパシタC2の一端に接続する。
スイツチSW2およびSW3は、タイミング信号φ1
のパルス立上り中では実線で示すごとくキヤパシ
タC2をSCF１および演算増幅器３間に直列に接
続し、タイミング信号φ1のパルス立下り中では
破線で示すごとくキヤパシタC2をキヤパシタC1
に並列に接続する。
すなわち、直流阻止回路２−１では各フレーム
毎に、第１チヤンネルのタイムスロツトにおい
て、キヤパシタC1はSCF１の出力信号で充電さ
れ、キヤパシタC2ははSCF１および演算増幅器
３間に介在し両者を接続する。また各フレームの
第１チヤンネルのタイムスロツト以外では、キヤ
パシタC1およびC2は互いに並列に接続され両者
間で電荷を授受しあい、この間、直流阻止回路２
−１はSCF１および演算増幅器３の両者から切離
されている。第ｎフレームでの第１チヤンネルの
タイムスロツトにおいて、SCF１の出力信号の電
圧をV1（ｎ）、キヤパシタC2の両端電圧をV2（ｎ）、
また演算増幅器３に与えられる電圧をV3（ｎ）と
すると、上述のような動作により、 V3（ｎ）＝V1（ｎ）−V2（ｎ） …(1) および C1V1（ｎ）＋C2V2（ｎ） ＝（C1＋C2）V2（ｎ＋１） …(2) が成立する。式(1)および(2)をＺ変換して直流阻止
回路２−１の伝達関数Ｈ（ｚ）を求めると、 Ｈ（ｚ）＝V3／V1＝１−Z-1／１−βZ-1 …(3) が得られる。但し式(3)中、V1およびV3はそれぞ
れV1（ｎ）およびV3（ｎ）のＺ変換であり、β＝
C2／（C1＋C2）である。直流すなわちＺ＝１に
おいて、Ｈ(1)＝０であるから、Ｈ（Ｚ）は直流阻
止特性をもつ。Ｈ（ｚ）のカツトオフ周波数を低
くするには、βに１に近付ければ良く、すなわち
容量比C2／C1を大きくすれば良い。
毎に、第１チヤンネルのタイムスロツトにおい
て、キヤパシタC1はSCF１の出力信号で充電さ
れ、キヤパシタC2ははSCF１および演算増幅器
３間に介在し両者を接続する。また各フレームの
第１チヤンネルのタイムスロツト以外では、キヤ
パシタC1およびC2は互いに並列に接続され両者
間で電荷を授受しあい、この間、直流阻止回路２
−１はSCF１および演算増幅器３の両者から切離
されている。第ｎフレームでの第１チヤンネルの
タイムスロツトにおいて、SCF１の出力信号の電
圧をV1（ｎ）、キヤパシタC2の両端電圧をV2（ｎ）、
また演算増幅器３に与えられる電圧をV3（ｎ）と
すると、上述のような動作により、 V3（ｎ）＝V1（ｎ）−V2（ｎ） …(1) および C1V1（ｎ）＋C2V2（ｎ） ＝（C1＋C2）V2（ｎ＋１） …(2) が成立する。式(1)および(2)をＺ変換して直流阻止
回路２−１の伝達関数Ｈ（ｚ）を求めると、 Ｈ（ｚ）＝V3／V1＝１−Z-1／１−βZ-1 …(3) が得られる。但し式(3)中、V1およびV3はそれぞ
れV1（ｎ）およびV3（ｎ）のＺ変換であり、β＝
C2／（C1＋C2）である。直流すなわちＺ＝１に
おいて、Ｈ(1)＝０であるから、Ｈ（Ｚ）は直流阻
止特性をもつ。Ｈ（ｚ）のカツトオフ周波数を低
くするには、βに１に近付ければ良く、すなわち
容量比C2／C1を大きくすれば良い。
このように直流阻止回路２−１は、第１チヤン
ネルのタイムスロツト毎に、SCF１の出力信号中
の第１チヤンネル成分から直流近傍の成分すなわ
ちオフセツト成分を除去して、演算増幅器３へ送
る。同様に直流阻止回路２−２〜２−ｎもそれぞ
れ、第２〜ｎチヤンネルのタイムスロツトでSCF
１の出力信号中の各チヤンネルのオフセツト成分
を除去して、演算増幅器３へ送る。演算増幅器３
は、直流阻止回路２−１〜２−ｎから送られてく
る信号を相加し出力信号として送出し、従つて
SCF１の出力信号から各チヤンネルのオフセツト
成分を除去した出力信号が得られる。
ネルのタイムスロツト毎に、SCF１の出力信号中
の第１チヤンネル成分から直流近傍の成分すなわ
ちオフセツト成分を除去して、演算増幅器３へ送
る。同様に直流阻止回路２−２〜２−ｎもそれぞ
れ、第２〜ｎチヤンネルのタイムスロツトでSCF
１の出力信号中の各チヤンネルのオフセツト成分
を除去して、演算増幅器３へ送る。演算増幅器３
は、直流阻止回路２−１〜２−ｎから送られてく
る信号を相加し出力信号として送出し、従つて
SCF１の出力信号から各チヤンネルのオフセツト
成分を除去した出力信号が得られる。
本実施例では、回路規模の小さなスイツチトキ
ヤパシタ回路を直流阻止回路２−１ないし２−ｎ
として使用しており、そのカツトオフ周波数を低
くするにも、従来のごとくキヤパシタの値を大き
くする必要は無く、容量比C2／C1を大きくすれ
ば済む。この結果、従来よりも回路規模および消
費電力が小さく、且つワンチツプ化するのに好適
である。
ヤパシタ回路を直流阻止回路２−１ないし２−ｎ
として使用しており、そのカツトオフ周波数を低
くするにも、従来のごとくキヤパシタの値を大き
くする必要は無く、容量比C2／C1を大きくすれ
ば済む。この結果、従来よりも回路規模および消
費電力が小さく、且つワンチツプ化するのに好適
である。
第３図は、上述の実施例中の直流阻止回路２−
１ないし２−ｎについて他の構成例を示す回路図
である。同図の回路は、第１図において接続切換
え形のスイツチSW1〜SW3の代りに、オンオフ切
換え形のスイツチSW10〜SW14を使用するように
変更したものである。スイツチSW10〜SW12は、
タイミング信号のパルス立上り時にオン状態にな
り、パルス立下り時にオフ状態になる。スイツチ
SW13，SW14は、その逆の動作をする。この回路
が第１図の場合と同じ動作を行うのは明らかであ
る。
１ないし２−ｎについて他の構成例を示す回路図
である。同図の回路は、第１図において接続切換
え形のスイツチSW1〜SW3の代りに、オンオフ切
換え形のスイツチSW10〜SW14を使用するように
変更したものである。スイツチSW10〜SW12は、
タイミング信号のパルス立上り時にオン状態にな
り、パルス立下り時にオフ状態になる。スイツチ
SW13，SW14は、その逆の動作をする。この回路
が第１図の場合と同じ動作を行うのは明らかであ
る。
以上説明したように本発明には、ワンチツプ化
に好適であり小形且つ低消費電力のSCF用オフセ
ツト補償回路を実現できるという効果がある。
に好適であり小形且つ低消費電力のSCF用オフセ
ツト補償回路を実現できるという効果がある。
第１図および第２図はそれぞれ本発明の一実施
例を示すブロツク図およびタイミング図、第３図
は本発明の実施例中の直流阻止回路の構成例を示
す回路図である。 １…スイツチトキヤパシタフイルタ（SCF）、
２−１〜２−ｎ…直流阻止回路、C1，C2…キヤ
パシタ、SW1〜SW3，SW10〜SW14…スイツチ、
３…演算増幅器。
例を示すブロツク図およびタイミング図、第３図
は本発明の実施例中の直流阻止回路の構成例を示
す回路図である。 １…スイツチトキヤパシタフイルタ（SCF）、
２−１〜２−ｎ…直流阻止回路、C1，C2…キヤ
パシタ、SW1〜SW3，SW10〜SW14…スイツチ、
３…演算増幅器。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２のキヤパシタと、時分割多重
方式のSCF（スイツチトキヤパシタフイルタ）の
送出信号および割当てチヤンネルのタイムスロツ
トを指示するタイミング信号を受けて前記割当て
チヤンネルタイムスロツトでは前記第１のキヤパ
シタの両端に前記SCF送出信号を接続すると共に
前記第２のキヤパシタの一端に前記SCF送出信号
を他端に出力端をそれぞれ接続しまた前記割当て
チヤンネルタイムスロツト以外では前記第１およ
び第２のキヤパシタを並列接続すると共に前記
SCF送出信号および前記出力端から切離すスイツ
チ回路とをおのおの有する複数の直流阻止回路
と、 各前記直流阻止回路の前記出力端の電圧を相加
して送出する増幅器とを、 備えていることを特徴とするSCF用オフセツト補
償回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022281A JPS62180603A (ja) | 1986-02-03 | 1986-02-03 | Ｓｃｆ用オフセツト補償回路 |
| CA000528711A CA1266335A (en) | 1986-02-03 | 1987-02-02 | Offset-compensated switched-capacitor filter for tdm multichannel analog signals |
| US07/010,432 US4745594A (en) | 1986-02-03 | 1987-02-03 | Offset-compensated switched-capacitor filter for TDM multichannel analog signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022281A JPS62180603A (ja) | 1986-02-03 | 1986-02-03 | Ｓｃｆ用オフセツト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62180603A JPS62180603A (ja) | 1987-08-07 |
| JPH0252455B2 true JPH0252455B2 (ja) | 1990-11-13 |
Family
ID=12078371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022281A Granted JPS62180603A (ja) | 1986-02-03 | 1986-02-03 | Ｓｃｆ用オフセツト補償回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745594A (ja) |
| JP (1) | JPS62180603A (ja) |
| CA (1) | CA1266335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341948U (ja) * | 1989-08-31 | 1991-04-22 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289059A (en) * | 1992-06-05 | 1994-02-22 | Nokia Mobile Phones, Ltd. | Switched capacitor decimator |
| FI106328B (fi) | 1996-02-08 | 2001-01-15 | Nokia Mobile Phones Ltd | Menetelmä ja piirijärjestely vastaanotetun signaalin käsittelemiseksi |
| FI112131B (fi) * | 1996-02-08 | 2003-10-31 | Nokia Corp | Menetelmä ja piirijärjestely signaalin erojännitteen pienentämiseksi |
| US5933052A (en) * | 1997-10-22 | 1999-08-03 | Winbond Electronics Corp. | Offset insensitive hysteresis limiter |
| JP2006203686A (ja) * | 2005-01-21 | 2006-08-03 | Sony Corp | 無線通信装置 |
| US20060280239A1 (en) * | 2005-06-09 | 2006-12-14 | Joachim Moll | Signal shaping circuit |
| CN106160671B (zh) * | 2015-04-10 | 2019-03-15 | 无锡华润上华科技有限公司 | 信号放大电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761624A (en) * | 1972-07-31 | 1973-09-25 | Bell Telephone Labor Inc | Time division signal transfer network |
| FR2410908A1 (fr) * | 1977-11-30 | 1979-06-29 | Thomson Csf | Dispositif de filtrage multiplexe et modulateur comportant un tel dispositif |
-
1986
- 1986-02-03 JP JP61022281A patent/JPS62180603A/ja active Granted
-
1987
- 1987-02-02 CA CA000528711A patent/CA1266335A/en not_active Expired
- 1987-02-03 US US07/010,432 patent/US4745594A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341948U (ja) * | 1989-08-31 | 1991-04-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62180603A (ja) | 1987-08-07 |
| US4745594A (en) | 1988-05-17 |
| CA1266335A (en) | 1990-02-27 |
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