JPH0134269Y2

JPH0134269Y2 -

Info

Publication number: JPH0134269Y2
Application number: JP10774182U
Authority: JP
Priority date: 1982-07-16
Filing date: 1982-07-16
Publication date: 1989-10-18
Also published as: JPS5912244U

Description

【考案の詳細な説明】この考案は、例えばオーデイオ用機器におい
て、電源投入時および電源遮断時の過渡動作から
増幅回路あるいはスピーカ等を保護する保護リレ
ーのリレー制御回路の改良に関する。

通常、ステレオ再生装置のようなオーデイオ用
機器においては、増幅回路の出力端子とスピーカ
との間にリレー接点を介挿し、このリレー接点
が、電源投入時には所定時間後にオンし、また電
源遮断時には瞬時にオフするようにして、不愉快
な音の発生を防止すると共に、前記増幅回路およ
びスピーカを保護するようにしている。

例えば、第１図は、この種の保護リレーのリレ
ー制御回路の構成を示す回路図である。この図に
おいて、１は電源トランスであり、この電源トラ
ンス１の１次巻線１ａに商用交流電源
（AC100V）が供給されると、その第１の２次巻
線１ｂの出力が、ブリツジ形整流回路２と平滑用
コンデンサ３とからなる主電源用電源回路４によ
つて直流電圧＋Vcに変換されて出力され、また
第２の２次巻線１ｃの出力が、ダイオード５と平
滑用コンデンサ６とからなるリレー制御用電源回
路７によつて直流電圧＋V₁に変換されて出力さ
れるようになつている。また抵抗８（値R₁）と
コンデンサ９（値C₁）とは電源投入時の遅延時
間を決める時定数回路で、電源が投入されて電圧
＋Vcが発生すると、この電圧＋Vcにより抵抗８
を介してコンデンサ９が充電され、ほぼ時定数
C₁・R₁に対応する所定時間が経過してこのコン
デンサ９と抵抗８との接続点の電圧＋V₂が所定
値を越えるとNPNトランジスタ１０が導通する
ようになつている。そして、このトランジスタ１
０が導通すると、保護リレー１１のリレー巻線１
１ａが駆動されてリレー接点１１ｂが閉じ、これ
によつて増幅回路１２の出力端子とスピーカ１３
とが接続される。なおこの場合、定常状態におい
ては電圧＋V₁が電圧＋V₂より高くなるように設
定されており、これによつてダイオード１４はオ
フ状態となるようになつている。一方、電源遮断
時には、コンデンサ６に充電されている電荷が抵
抗１５（値R₂）を介して放電されるため、電圧
＋V₁は直ちに低下し、これによつてダイオード
１４が導通される。この結果、コンデンサ９に充
電されている電荷が、ダイオード１４および抵抗
１５を順次介して放電されるようになり、このた
め、電圧V₂も前記電圧＋V₁に続いて即座に低下
し、トランジスタ１０がオフされる。しかして、
電源遮断時には、時定数C₁，R₂に対応する極め
て短かい時間内に、リレー接点１１ｂはオフされ
る。

ところで、この第１図に示した従来のリレー制
御回路において、電源が遮断されてからリレー接
点１１ｂがオフされるまでの遅延時間を短縮する
には、値R₂を小さくする必要があるが、この値
R₂を小さくすると、電源回路７の損失が増大す
ることになり、更にこの場合、コンデンサ６の平
滑機能を維持するためには同コンデンサ６の容量
をコンデンサ９の容量と同程度の大容量に設定し
なければならない。したがつて、このような従来
の回路においては、電源遮断時における前記遅延
時間の短縮には自ずと限界があるという間題があ
つた。また、このリレー制御回路においては、ダ
イオード５が破壊された場合、コンデンサ６のみ
ならずコンデンサ９にも逆方向電圧が印加される
恐れがあるから、安全上コンデンサ６，９を共に
無極性のものとしなければならず、回路が高価に
なつてしまうという問題もあつた。

この考案は、以上の事情に鑑み、電源投入時お
よび電源遮断時における過渡動作から回路等を保
護する保護リレーのリレー制御回路において、電
源遮断時に即座に保護リレーを動作させることが
でき、しかも安価に構成することができるリレー
保護回路を提供することを目的としてなされたも
ので、電源遮断時に直ちに導通されるように構成
された電流制御素子を設けると共に、電源投入時
の遅延時間を決めるコンデンサの電荷が前記電流
制御素子を介して放電されるように構成したこと
を特徴とするものである。

以下、この考案によるリレー制御回路の一実施
例を、図面を参照して詳細に説明する。

第２図は、この考案の一実施例の構成を示す回
路図であり、この図において第１図の各部に対応
する部分には同一の符号が付してある。

第２図において、ブリツジ形整流回路２の正側
出力端子２ａは、平滑用コンデンサ３を介して接
地されると共に、抵抗１６（値R₃、第２の抵抗
素子）を介してNPNトランジスタ１７（第１の
電流制御素子）のベースに接続される一方、抵抗
８（値R₁、第４の抵抗素子）とコンデンサ９
（値C₁、容量素子）とを順次介して接地されると
共に、保護リレー１１のリレー巻線１１ａを介し
てNPNトランジスタ１０（第２の電流制御素子）
のコレクタに接続されている。また、前記ブリツ
ジ形整流回路２の負側出力端子２ｂは接地され、
前記リレー巻線１１ａには逆起電力を吸収するた
めのダイオード１８が並列に接続されている。そ
してこの場合、前記抵抗８とコンデンサ９との直
列回路は、この考案における時定数回路１９を構
成している。一方、電源トランス１の２次巻線１
ｃの一端は整流用ダイオード５のカソードに接続
され、同２次巻線１ｃの他端は接地されている。
前記ダイオード５のアノードは、平滑用コンデン
サ６（値C₂）を介して接地されると共に、抵抗
１５（値R₂、第１の抵抗素子）を介して接地さ
れ、かつ抵抗２０（値R₄、第３の抵抗素子）を
介して前記トランジスタ１７のベースに接続され
ている。この場合、前記抵抗１６と抵抗２０との
直列回路は、この考案におけるバイアス回路２１
を構成している。また、前記トランジスタ１７の
エミツタは接地され、同トランジスタ１７のコレ
クタは抵抗２２（値R₅）を介して、前記抵抗８
とコンデンサ９との接続点Ｐに接続されている。
また、この接続点Ｐは抵抗２３と抵抗２４とを順
次介して接地され、これら抵抗２３，２４の接続
点は、前記トランジスタ１０のベースに接続さ
れ、同トランジスタ１０のエミツタは接地されて
いる。なお、前記抵抗値R₃，R₄は共に比較的大
きな値に設定されている。

以上の構成において、１次巻線１ａにAC100V
が供給されると（すなわち電源が投入されると）、
主電源の正側電源電圧＋Vc、およびリレー制御
用の負電源電圧−V₁は、短時間内に各々所定電
圧に達する。ここで、抵抗値R₃，R₄は、これら
電圧＋Vc，−V₁が各々所定電圧になると、トラ
ンジスタ１７のベースの電圧が僅かに負の電圧と
なるように設定されているため、同トランジスタ
１７はオフ状態のままとなり、この結果、電圧＋
Vcにより抵抗８を介してコンデンサ９の充電が
開始される。そして、時定数C₁・R₁によつて決
まる所定時間が経過し、接続点Ｐの電圧＋V₂が
所定の電圧に達するとトランジスタ１０がオン
し、これによつてリレー１１が駆動される。しか
して、この実施例においては、電源投入後、時定
数C₁・R₁で決まる一定時間後に、増幅器１２の
出力端子とスピーカ１３とが接続される。

次に、電源が遮断された場合は、まずコンデン
サ６に充電されている電荷が抵抗１５を介して直
ちに放電され、電圧−V₁は接地電位になる。一
方、コンデンサ３に充電されている電荷は除々に
しか放電しないため、トランジスタ１７のベース
の電圧は正の電圧になり、これによつてトランジ
スタ１７は直ちに導通する。この結果、コンデン
サ９に充電されていた電荷は、抵抗２２とトラン
ジスタ１７とを順次介して即座に放電され、これ
によつて電圧＋V₂が低下してトランジスタ１０
がオフする。そしてこの場合、コンデンサ６の容
量C₂は元々小さな値であるから、抵抗１５の値
R₂をこのコンデンサ６の平滑機能が損なわれな
い程度に小さな値に設定すれば、電圧−V₁が接
地電位になるまでの時間を極めて小さな値にする
ことができる。また、抵抗２２の値R₅は、トラ
ンジスタ１７が放電電流によつて破壊されない程
度の小さな値にすればよく、したがつてコンデン
サ９の電荷の放電時間は極めて小さな値にするこ
とができる。

しかして、この実施例によれば、電源遮断時点
からリレー接点１１ｂがオフするまでの時間を、
従来のリレー制御回路に比べて著るしく短縮する
ことができる。また、この実施例によれば、コン
デンサ６の容量C₂を小さな値に設定することが
可能であるから、同コンデンサ６を無極性のもの
にするとしても安価であり、またコンデンサ９は
交流電圧が印加される恐れがないから安価な有極
性のものでよい。

以上の説明から明らかなように、この考案によ
るリレー制御回路は、電源遮断時に直ちに導通さ
れるように構成された電流制御素子を設けると共
に、電源投入時の遅延時間を決めるコンデンサの
電荷がこの電流制御素子を介して放電されるよう
に構成したので、従来のリレー制御回路に比べて
電源遮断時の遅延時間を著るしく短縮することが
できると共に、電源投入時の遅延時間を決めるコ
ンデンサとして有極性のコンデンサを使用するこ
とができ回路を安価に構成し得るという効果が得
られる。

【図面の簡単な説明】

第１図は従来のリレー制御回路の一構成例を示
す回路図、第２図はこの考案によるリレー制御回
路の一実施例の構成を示す回路図である。１……電源トランス、４……第１の電源回路
（主電源用電源回路）、７……第２の電源回路（リ
レー制御用電源回路）、８……第４の抵抗素子
（抵抗）、９……容量素子（コンデンサ）、１０…
…第２の電流制御素子（NPNトランジスタ）、１
１……保護リレー、１１ａ……リレー巻線、１５
……第１の抵抗素子（抵抗）、１６……第２の抵
抗素子（抵抗）、１７……第１の電流制御素子
（NPNトランジスタ）、１９……時定数回路、２
０……第３の抵抗素子（抵抗）、２１……バイア
ス回路。

Claims

【実用新案登録請求の範囲】

交流入力を整流および平滑して出力する第１の
電源回路およびこの第１の電源回路とは極性が異
なる第２の電源回路と、この第２の電源回路の出
力端子と接地点との間に介挿された第１の抵抗素
子と、前記第１の電源回路の出力端子と前記第２
の電源回路の出力端子との間に順次直列に介挿さ
れた第２、第３の抵抗素子を有してなりこれら第
２、第３の抵抗素子の接続点の電圧で第１の電流
制御素子をオンオフ制御するバイアス回路と、前
記第１の電源回路の出力端子と接地点との間に直
列に介挿された第４の抵抗素子と容量素子とを有
してなり前記第１の電流制御素子が導通するとこ
の容量素子の電荷が放電される時定数回路とを各
各設けると共に、前記第１の電源の出力端子と接
地点との間にリレー巻線と第２の電流制御素子と
を直列に介挿し、この第２の電流制御素子を前記
容量素子の両端間電圧によつてオンオフ制御する
ように構成したことを特徴とするリレー制御回
路。