JPH0134457Y2 - - Google Patents
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- Publication number
- JPH0134457Y2 JPH0134457Y2 JP1980037218U JP3721880U JPH0134457Y2 JP H0134457 Y2 JPH0134457 Y2 JP H0134457Y2 JP 1980037218 U JP1980037218 U JP 1980037218U JP 3721880 U JP3721880 U JP 3721880U JP H0134457 Y2 JPH0134457 Y2 JP H0134457Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- noise
- resistor
- video signal
- composite video
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Picture Signal Circuits (AREA)
- Noise Elimination (AREA)
Description
【考案の詳細な説明】
本考案は、テレビ受像機の同期分離回路の入力
側に設けて好適な雑音制限回路に関するものであ
る。
側に設けて好適な雑音制限回路に関するものであ
る。
テレビ受像機では、複合映像信号に大きな振幅
のパルス性雑音が混入していると、同期分離回路
ではそのパルス性雑音がバイアス電圧の変化とし
て現れ、水平、垂直の発振器の同期が乱される。
そこで同期分離回路前段で、このパルス性雑音を
除り除く必要がある。
のパルス性雑音が混入していると、同期分離回路
ではそのパルス性雑音がバイアス電圧の変化とし
て現れ、水平、垂直の発振器の同期が乱される。
そこで同期分離回路前段で、このパルス性雑音を
除り除く必要がある。
従来は、このパルス性雑音を取り除く為に例え
ば第４図に示されるように映像増幅回路からの複
合映像信号が通過するバツフアTR１の後段に、
トランジスタTR３で構成される雑音制限回路を
設けていた。
ば第４図に示されるように映像増幅回路からの複
合映像信号が通過するバツフアTR１の後段に、
トランジスタTR３で構成される雑音制限回路を
設けていた。
本考案では、従来のように専用のトランジスタ
で構成される雑音制限回路を設けずに回路構成を
簡略化し、かつ同等の雑音制限効果を得ることが
目的である。
で構成される雑音制限回路を設けずに回路構成を
簡略化し、かつ同等の雑音制限効果を得ることが
目的である。
そのため本考案では同期分離回路の前段で、複
合映像信号がベースに入力され、エミツタと基準
電位点間に負荷抵抗が接続され、コレクタに駆動
電源が印加されるトランジスタを有しており、駆
動電源と前記エミツタ間に抵抗を接続し、この抵
抗と負荷抵抗との抵抗比ならびに駆動電源の電圧
値によつてエミツタより取出される複合映像信号
出力中の同期信号レベルを越えるパルス性雑音を
クリツプするクリツプレベルを設定するようにし
ている。
合映像信号がベースに入力され、エミツタと基準
電位点間に負荷抵抗が接続され、コレクタに駆動
電源が印加されるトランジスタを有しており、駆
動電源と前記エミツタ間に抵抗を接続し、この抵
抗と負荷抵抗との抵抗比ならびに駆動電源の電圧
値によつてエミツタより取出される複合映像信号
出力中の同期信号レベルを越えるパルス性雑音を
クリツプするクリツプレベルを設定するようにし
ている。
以下、図面を参照して本考案を実施例に基づい
て説明する。
て説明する。
第１図は、本考案の実施例回路とその周辺回路
を示すブロツク図である。
を示すブロツク図である。
図示した回路は積分回路１０、雑音制限回路２
０および雑音低減回路３０で構成され、この回路
はテレビ受像機の複合映像信号S1を受けてこの信
号中のパルス性雑音を制限かつ低減して同期分離
回路４０に出力する。
０および雑音低減回路３０で構成され、この回路
はテレビ受像機の複合映像信号S1を受けてこの信
号中のパルス性雑音を制限かつ低減して同期分離
回路４０に出力する。
複合映像信号S1は積分回路１０を介して直流的
に雑音制限回路２０に入力される。なお、本実施
例では複合映像信号S1は負極性信号とする。雑音
制限回路２０に於いて、複合映像信号中に設定さ
れたクリツプレベル以下の大きな幅振を有するパ
ルス性雑音が存在すると、すなわち同期信号レベ
ル以上のパルス性雑音がそのうちのクリツプレベ
ル以下の部分が除去される。
に雑音制限回路２０に入力される。なお、本実施
例では複合映像信号S1は負極性信号とする。雑音
制限回路２０に於いて、複合映像信号中に設定さ
れたクリツプレベル以下の大きな幅振を有するパ
ルス性雑音が存在すると、すなわち同期信号レベ
ル以上のパルス性雑音がそのうちのクリツプレベ
ル以下の部分が除去される。
さらに雑音制限回路２０のインピーダンス変換
回路としての働きによりインピーダンス変換され
て、パルス性雑音の除去された複合映像信号が雑
音低減回路３０に入力される。
回路としての働きによりインピーダンス変換され
て、パルス性雑音の除去された複合映像信号が雑
音低減回路３０に入力される。
雑音低減回路は、雑音制限回路２０のクリツプ
作用によりクリツプされずに残つているパルス性
雑音が同期分離回路４０に入力されると水平同期
信号が欠け同期不安定となるので、これを避ける
為に付加された回路で、よく知られたものであ
る。
作用によりクリツプされずに残つているパルス性
雑音が同期分離回路４０に入力されると水平同期
信号が欠け同期不安定となるので、これを避ける
為に付加された回路で、よく知られたものであ
る。
第２図は、本考案の実施例の詳細な回路図であ
る。
る。
図に於いて、複合映像信号S1は抵抗R1とコン
デンサC1とにより構成される積分回路１０を介
して雑音制限回路２０のトランジスタTR１のベ
ースに入力される。雑音制限回路２０は、前述し
た従来のバツフア回路を構成するトランジスタ
TR１、抵抗R2および抵抗R3から構成され、トラ
ンジスタTR１のコレクタには＋V0ボルトの直流
電圧が印加され、かつ抵抗R2を介してトランジ
スタTR１のエミツタに接続される。トランジス
タTR１のエミツタは抵抗R3を介して基準電位点
すなわち接地され、トランジスタTR１のエミツ
タ出力が雑音制限回路２０の出力信号S2になる。
デンサC1とにより構成される積分回路１０を介
して雑音制限回路２０のトランジスタTR１のベ
ースに入力される。雑音制限回路２０は、前述し
た従来のバツフア回路を構成するトランジスタ
TR１、抵抗R2および抵抗R3から構成され、トラ
ンジスタTR１のコレクタには＋V0ボルトの直流
電圧が印加され、かつ抵抗R2を介してトランジ
スタTR１のエミツタに接続される。トランジス
タTR１のエミツタは抵抗R3を介して基準電位点
すなわち接地され、トランジスタTR１のエミツ
タ出力が雑音制限回路２０の出力信号S2になる。
クリツプレベルはトランジスタTR１の前記駆
動電源の電圧値V0ならびに前記抵抗R2と前記抵
抗R3との抵抗比により設定され、クリツプレベ
ル電圧をVlとすると次式で与えられる。
動電源の電圧値V0ならびに前記抵抗R2と前記抵
抗R3との抵抗比により設定され、クリツプレベ
ル電圧をVlとすると次式で与えられる。
Vl＝R3／R2＋R3×V0 …(1)
トランジスタTR１のベース〜エミツタ間電圧
をVBE、ベース電圧をVBとすると、ベース電圧VB
が式(1)で設定されるクリツプレベル電圧Vlとベ
ース〜エミツタ間電圧VBEとの加算された電圧以
下であると、トランジスタTR１は非導通とな
る。
をVBE、ベース電圧をVBとすると、ベース電圧VB
が式(1)で設定されるクリツプレベル電圧Vlとベ
ース〜エミツタ間電圧VBEとの加算された電圧以
下であると、トランジスタTR１は非導通とな
る。
第３図にテレビ受像機の複合映像信号S1が積分
回路１０を介して得た波形を示す。
回路１０を介して得た波形を示す。
トランジスタTR１のベース〜エミツタ間電圧
VBEは無視できるほど小さい為、第３図に示され
たクリツプレベル電圧Vlが複合映像信号中の水
平同期信号部の電圧Ｖと等しくなるように抵抗
R2およびR3を設定すれば、雑音制限回路２０の
出力信号S2にはクリツプレベル電圧Vl以下の部
分の雑音が遮断され、雑音の少ない信号が得られ
る。
VBEは無視できるほど小さい為、第３図に示され
たクリツプレベル電圧Vlが複合映像信号中の水
平同期信号部の電圧Ｖと等しくなるように抵抗
R2およびR3を設定すれば、雑音制限回路２０の
出力信号S2にはクリツプレベル電圧Vl以下の部
分の雑音が遮断され、雑音の少ない信号が得られ
る。
雑音が低減された信号S2は、コンデンサC2お
よびC3、抵抗R4およびR5から構成される雑音低
減回路３０に入力される。
よびC3、抵抗R4およびR5から構成される雑音低
減回路３０に入力される。
前記信号S2は電解コンデンサC2の負極側に入
力され、正極側が抵抗R4を介して抵抗R5とコン
デンサC3とから構成される並列回路に接続され、
前記並列回路を介して本考案に係る雑音制限回路
３０の最終出力となり、同期分離回路４０のトラ
ンジスタTR２のベースに入力される。
力され、正極側が抵抗R4を介して抵抗R5とコン
デンサC3とから構成される並列回路に接続され、
前記並列回路を介して本考案に係る雑音制限回路
３０の最終出力となり、同期分離回路４０のトラ
ンジスタTR２のベースに入力される。
以上のとおり本考案によれば、雑音制限用の専
用のトランジスタを用いずに、従来の回路を簡略
化した簡単な回路構成で同等の雑音制限効果を有
し、かつ同期分離回路へのインピーダンス変換作
用と雑音制限作用とを１個のトランジスタで兼用
することができる。また、雑音制限の要素である
クリツプレベルを抵抗R2およびR3との抵抗比で
任意に設定することができ、さらに複合映像信
号、出力S1がクリツプインピーダンス変換回路に
直流的に結合されている為、クリツプレベルが信
号内容等により変化しないという効果がある。
用のトランジスタを用いずに、従来の回路を簡略
化した簡単な回路構成で同等の雑音制限効果を有
し、かつ同期分離回路へのインピーダンス変換作
用と雑音制限作用とを１個のトランジスタで兼用
することができる。また、雑音制限の要素である
クリツプレベルを抵抗R2およびR3との抵抗比で
任意に設定することができ、さらに複合映像信
号、出力S1がクリツプインピーダンス変換回路に
直流的に結合されている為、クリツプレベルが信
号内容等により変化しないという効果がある。
第１図は、本考案の実施例回路とその周辺回路
を示すブロツク図、第２図は、本考案の実施例の
詳細な回路図、第３図は雑音バルスが混入された
テレビ受像機の合成映像信号を積分回路に介した
波形図、第４図は従来の雑音制限回路の回路図で
ある。 ２０……雑音制限回路、TR１……トランジス
タ、R2，R3……抵抗、S2……雑音制限回路の出
力信号、Vl……クリツプレベル電圧、VB……複
合映像信号、V0……トランジスタの駆動電源。
を示すブロツク図、第２図は、本考案の実施例の
詳細な回路図、第３図は雑音バルスが混入された
テレビ受像機の合成映像信号を積分回路に介した
波形図、第４図は従来の雑音制限回路の回路図で
ある。 ２０……雑音制限回路、TR１……トランジス
タ、R2，R3……抵抗、S2……雑音制限回路の出
力信号、Vl……クリツプレベル電圧、VB……複
合映像信号、V0……トランジスタの駆動電源。
Claims (1)
- 同期分離回路の前段に設けられて、複合映像信
号がベースに入力され、エミツタと基準電位点の
間に負荷抵抗が接続され、コレクタに駆動電源が
印加されるトランジスタを有し、前記駆動電源と
前記エミツタ間に抵抗を接続し、前記エミツタよ
り取出される複合映像信号出力中の同期信号レベ
ルを越えるパルス性雑音をクリツプするクリツプ
レベルを前記抵抗と前記負荷抵抗との抵抗比なら
びに前記駆動電源の電圧値により設定したことを
特徴とする雑音制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980037218U JPH0134457Y2 (ja) | 1980-03-24 | 1980-03-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980037218U JPH0134457Y2 (ja) | 1980-03-24 | 1980-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140273U JPS56140273U (ja) | 1981-10-23 |
| JPH0134457Y2 true JPH0134457Y2 (ja) | 1989-10-19 |
Family
ID=29632786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980037218U Expired JPH0134457Y2 (ja) | 1980-03-24 | 1980-03-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0134457Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952523A (ja) * | 1972-09-21 | 1974-05-22 | ||
| JPS5424249A (en) * | 1977-07-27 | 1979-02-23 | Nippon Steel Corp | Scarfing method by plasma wide arc for matallic material |
-
1980
- 1980-03-24 JP JP1980037218U patent/JPH0134457Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56140273U (ja) | 1981-10-23 |
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