JPS5916421A - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPS5916421A JPS5916421A JP12543682A JP12543682A JPS5916421A JP S5916421 A JPS5916421 A JP S5916421A JP 12543682 A JP12543682 A JP 12543682A JP 12543682 A JP12543682 A JP 12543682A JP S5916421 A JPS5916421 A JP S5916421A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- common
- pulse signal
- bias source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 239000002131 composite material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパルス信号波形の立上り時間と立下り時間に差
があっても、とげ状のパルスノイズを発生しないスイッ
チング回路に関するものである。
があっても、とげ状のパルスノイズを発生しないスイッ
チング回路に関するものである。
第１図は従来のスイッチング回路の一例を示し、これは
、ＦＭステレオ受信機において、ステレオコンポジット
信号復調のための３８ＫＨｚのスイッチング信号を取り
出す出力段の回路である。第１図において、互いに共通
エミッタ接続された第１と第２のトランジスタ１と２の
ベースは、それぞれ第１と第２の入力端子３と４へそれ
ぞれ接続され、第１と第２のトランジスタ１と２のコレ
クタは、それぞれ第１と第２の出力端子５と６へそれぞ
れ接続されるとともに、負荷抵抗７と８を介してそれぞ
れ電源へ接続されている。また、第１と第２のトランジ
スタ１と２の共通エミッタは、第３のトランジスタ９の
コレクタへ接続され、第３のトランジスタ９のベースは
、第１のバイアス源１０へ接続され、第３のトランジス
タ９のエミッタは、エミッタ抵抗１１を介して基準電位
点へ接地されている。
、ＦＭステレオ受信機において、ステレオコンポジット
信号復調のための３８ＫＨｚのスイッチング信号を取り
出す出力段の回路である。第１図において、互いに共通
エミッタ接続された第１と第２のトランジスタ１と２の
ベースは、それぞれ第１と第２の入力端子３と４へそれ
ぞれ接続され、第１と第２のトランジスタ１と２のコレ
クタは、それぞれ第１と第２の出力端子５と６へそれぞ
れ接続されるとともに、負荷抵抗７と８を介してそれぞ
れ電源へ接続されている。また、第１と第２のトランジ
スタ１と２の共通エミッタは、第３のトランジスタ９の
コレクタへ接続され、第３のトランジスタ９のベースは
、第１のバイアス源１０へ接続され、第３のトランジス
タ９のエミッタは、エミッタ抵抗１１を介して基準電位
点へ接地されている。
このような第１図の回路においては、第１と第２の入力
端子３と４に印加される互いに逆位相の３８ＫＨｚのパ
ルス信号から、ステレオ復調のための３８ＫＨｚのスイ
ッチング信号を取り出している。
端子３と４に印加される互いに逆位相の３８ＫＨｚのパ
ルス信号から、ステレオ復調のための３８ＫＨｚのスイ
ッチング信号を取り出している。
ここで、第１図の第１と第２の入力端子３と４へ印加さ
れる、互いに逆位相のパルス信号を第２図（ａ） 、
（ｂ）に示す。通常の場合、第２図（ａ） 、 （ｂ）
に示されるように、パルス信号の立上り時間と立下り時
間には時間差が存在する。このため、第１と第２のトラ
ンジスタ１と２の共通エミッタ、すなわち、第３のトラ
ンジスタのコレクタの電圧波形は、第２図（Ｃ）に示さ
れるようなものとなる。すなわち。
れる、互いに逆位相のパルス信号を第２図（ａ） 、
（ｂ）に示す。通常の場合、第２図（ａ） 、 （ｂ）
に示されるように、パルス信号の立上り時間と立下り時
間には時間差が存在する。このため、第１と第２のトラ
ンジスタ１と２の共通エミッタ、すなわち、第３のトラ
ンジスタのコレクタの電圧波形は、第２図（Ｃ）に示さ
れるようなものとなる。すなわち。
入力のパルス信号が反転する瞬間ごとに、第３のトラン
ジスタ９のコレクタにはとげ状の負方向のパルス雑音が
重畳している。このように、第３のトランジスタのコレ
クタ電圧が低くなる瞬間があるため、その瞬間だけ、第
３のトランジスタ９が飽和してしまい、トランジスタ９
の電流増幅率が小さくなって、大きなペース電流が流れ
ている。
ジスタ９のコレクタにはとげ状の負方向のパルス雑音が
重畳している。このように、第３のトランジスタのコレ
クタ電圧が低くなる瞬間があるため、その瞬間だけ、第
３のトランジスタ９が飽和してしまい、トランジスタ９
の電流増幅率が小さくなって、大きなペース電流が流れ
ている。
結局、入力のパルス信号が反転する瞬間ごとに、第１の
バイアス源１０からとげ状のパルス電流が第３のトラン
ジスタ９０ベースへ流れるため、バイアス源１０の電圧
にとげ状のパルスノイズが重畳してしまっている。この
ため、バイアス源１０からバイアス電圧が与えられてい
る他の回路（第１図では省略されている）へ、とげ状の
パルスノイズが印加されてしまう。その結果、ＦＭ受信
機のステレオコンポジット信号のステレオ復調において
は、ステレオコンポジット信号成分と干渉し、ビートや
歪を発生するという欠点があった。
バイアス源１０からとげ状のパルス電流が第３のトラン
ジスタ９０ベースへ流れるため、バイアス源１０の電圧
にとげ状のパルスノイズが重畳してしまっている。この
ため、バイアス源１０からバイアス電圧が与えられてい
る他の回路（第１図では省略されている）へ、とげ状の
パルスノイズが印加されてしまう。その結果、ＦＭ受信
機のステレオコンポジット信号のステレオ復調において
は、ステレオコンポジット信号成分と干渉し、ビートや
歪を発生するという欠点があった。
本発明の目的は、以上説明したような欠点を除いた、ス
イッチング回路を提供するにある。
イッチング回路を提供するにある。
本発明によるスイッチング回路を第３図に示す。
第１図に示した従来例とは、共通エミッタ接続された第
１と第２のトランジスタ１と２に、さらに第４のトラン
ジスタ１２が共通エミッタ接続され、第４のトランジス
タ１２のコレクタは電源へ、ペースは第２のバイアス源
１３へそれぞれ接続されている点のみ異なり、他は同一
の構成となっていここで、第２のバイアス源１３の電圧
は、第１と第２ｖ入力端子３と４に印加されるノくルス
信号よりも低く、かつ又、第３ｖトランジスタ９を能動
領域にとどめるに十分な電圧に選はれている。
１と第２のトランジスタ１と２に、さらに第４のトラン
ジスタ１２が共通エミッタ接続され、第４のトランジス
タ１２のコレクタは電源へ、ペースは第２のバイアス源
１３へそれぞれ接続されている点のみ異なり、他は同一
の構成となっていここで、第２のバイアス源１３の電圧
は、第１と第２ｖ入力端子３と４に印加されるノくルス
信号よりも低く、かつ又、第３ｖトランジスタ９を能動
領域にとどめるに十分な電圧に選はれている。
この場合の第３のトランジスタ９のコレクタの電圧波形
は、第２図（ｄ）に示されるようなものとなる。
は、第２図（ｄ）に示されるようなものとなる。
すなわち、本発明によるスイッチング回路においては、
入力のパルス信号が反転しても、もはや第３のトランジ
スタ９が飽和においこまれることはない。このため、第
１のバイアス源１０の電圧にとげ状のパルスノイズが重
畳してし捷うことはなく、第１のバイアス源１０からノ
（イア電圧が与えられている他の回路へなんら影響を与
えないようにできる利点がある。
入力のパルス信号が反転しても、もはや第３のトランジ
スタ９が飽和においこまれることはない。このため、第
１のバイアス源１０の電圧にとげ状のパルスノイズが重
畳してし捷うことはなく、第１のバイアス源１０からノ
（イア電圧が与えられている他の回路へなんら影響を与
えないようにできる利点がある。
第１図は従来のスイッチング回路の回路図、第２図（２
）ないしくｄ）は従来例および本発明の一実施例の回路
動作を説明するための波形図、第３図は本発明の一実施
例の回路図である。 １°°°°・・第１のトランジスタ、２・・・・・・第
２のトランジスタ、３・・・・・・第１の入力端子、４
・・・・・・第２の入力端子、５・・・・・・第１の出
力端子、６・・・・・・第２の出力端子、９・・・・・
・第３のトランジスタ、１０゛・°°°。 第１のバイアス源、１２・・・・・・第４のトランジス
タ、１３・・・・・・第２のバイアス源〇
）ないしくｄ）は従来例および本発明の一実施例の回路
動作を説明するための波形図、第３図は本発明の一実施
例の回路図である。 １°°°°・・第１のトランジスタ、２・・・・・・第
２のトランジスタ、３・・・・・・第１の入力端子、４
・・・・・・第２の入力端子、５・・・・・・第１の出
力端子、６・・・・・・第２の出力端子、９・・・・・
・第３のトランジスタ、１０゛・°°°。 第１のバイアス源、１２・・・・・・第４のトランジス
タ、１３・・・・・・第２のバイアス源〇
Claims (1)
- 互いに共通エミッタ接続された第１と第２と第４のトラ
ンジスタを備え、該第１と第２と第４のトランジスタの
共通エミッタは第３のトランジスタのコレクタへ接続さ
れ、上記第１と第２のトランジスタのベースは、互いに
逆位相のパルス信号がそれぞれ印加される第１と第２の
入力端子へそれぞれ接続され、上記第４のトランジスタ
のベースは第２のバイアス源へ接続され、上記第３のト
ランジスタのベースは第１のバイアス源へ接続され、上
記第４のトランジスタのコレクタは電源へ接続されてい
ることを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543682A JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543682A JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916421A true JPS5916421A (ja) | 1984-01-27 |
| JPH047129B2 JPH047129B2 (ja) | 1992-02-10 |
Family
ID=14910039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12543682A Granted JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918312A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 半導体集積回路 |
| JPWO2006038612A1 (ja) * | 2004-10-05 | 2008-08-07 | 日本電気株式会社 | 論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 |
-
1982
- 1982-07-19 JP JP12543682A patent/JPS5916421A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918312A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 半導体集積回路 |
| JPWO2006038612A1 (ja) * | 2004-10-05 | 2008-08-07 | 日本電気株式会社 | 論理回路 |
| JP4683234B2 (ja) * | 2004-10-05 | 2011-05-18 | 日本電気株式会社 | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047129B2 (ja) | 1992-02-10 |
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