JPH0134491B2 - - Google Patents
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- Publication number
- JPH0134491B2 JPH0134491B2 JP57178855A JP17885582A JPH0134491B2 JP H0134491 B2 JPH0134491 B2 JP H0134491B2 JP 57178855 A JP57178855 A JP 57178855A JP 17885582 A JP17885582 A JP 17885582A JP H0134491 B2 JPH0134491 B2 JP H0134491B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization pattern
- shift register
- frame synchronization
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はPCM通信方式の直列データ中Ｎビツ
ト毎に集中的に挿入された同期パターンを検出し
データ系列のフレーム同期をとるフレーム同期回
路に係り、特に回路規模が少さく安価に構成出来
る多点監視フレーム同期パターン検出回路に関す
る。
ト毎に集中的に挿入された同期パターンを検出し
データ系列のフレーム同期をとるフレーム同期回
路に係り、特に回路規模が少さく安価に構成出来
る多点監視フレーム同期パターン検出回路に関す
る。
(b) 従来技術と問題点
第１図は多点監視フレーム同期パターンを使用
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図である。
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図である。
図中、ａはフレーム同期パターン領域で以下６
ビツトの容量で、フレーム同期パターンとしては
“001011”を使用したものとして説明する。１，
１′は６ビツトシフトレジスタ、２，２′はＮ―６
ビツトシフトレジスタで６ビツトのシフトレジス
タ１，１′と共に１フレーム分のＮビツトのシフ
トレジスタを構成している。３，３′はフレーム
同期パターンが６ビツトシフトレジスタ１，１′
に入力した時、“１”レベルを出力するためにフ
レーム同期パターンの“０”レベルに対応する部
分にインバータ回路を有するアンド回路、４，
４′は同期パターン検出回路、５はｋ個の入力を
有するアンド回路を示す。
ビツトの容量で、フレーム同期パターンとしては
“001011”を使用したものとして説明する。１，
１′は６ビツトシフトレジスタ、２，２′はＮ―６
ビツトシフトレジスタで６ビツトのシフトレジス
タ１，１′と共に１フレーム分のＮビツトのシフ
トレジスタを構成している。３，３′はフレーム
同期パターンが６ビツトシフトレジスタ１，１′
に入力した時、“１”レベルを出力するためにフ
レーム同期パターンの“０”レベルに対応する部
分にインバータ回路を有するアンド回路、４，
４′は同期パターン検出回路、５はｋ個の入力を
有するアンド回路を示す。
多点監視フレーム同期パターンを使用するフレ
ーム構成は第１図に示す如く１フレームのＮビツ
トの中のフレーム同期パターン領域ａに例えば６
ビツトの“001011”のフレーム同期パターンを挿
入し、このフレーム同期パターンを複数フレーム
に渡り同時に検出した時フレーム同期が確立した
としている。このフレーム同期パターンを複数フ
レームに渡り同時に検出する多点監視フレーム同
期検出回路は従来第２図に示す如き回路が使用さ
れている。第２図で入力データを入力するシフト
レジスタとしては、Ｎビツト毎に例えば６ビツト
シフトレジスタ１，１′…をｋ段設け、各６ビツ
トシフトレジスタ１，１′には６個の出力を持ち、
この出力をアンド回路３，３′に入力している。
アンド回路３，３′はフレーム同期パターンが６
ビツトシフトレジスタ１，１′に入力した時“１”
レベルを出力するようフレーム同期パターンの
“０”レベルに対応する入力にインバータ回路を
有しており、この６ビツトシフトレジスタ１，
１′及びアンド回路３，３′にて同期パターン検出
回路４，４′を構成している。今データが上記の
シフトレジスタに入力しｋ個の同期パターン検出
回路４，４′…にてフレーム同期パターンを同時
に検出すると各パターン検出回路４，４′…の出
力は“１”レベルとなりアンド回路５に入力し、
アンド回路５の出力は“１”レベルとなりフレー
ム同期が確立したときの判定が出来るようになつ
ている。
ーム構成は第１図に示す如く１フレームのＮビツ
トの中のフレーム同期パターン領域ａに例えば６
ビツトの“001011”のフレーム同期パターンを挿
入し、このフレーム同期パターンを複数フレーム
に渡り同時に検出した時フレーム同期が確立した
としている。このフレーム同期パターンを複数フ
レームに渡り同時に検出する多点監視フレーム同
期検出回路は従来第２図に示す如き回路が使用さ
れている。第２図で入力データを入力するシフト
レジスタとしては、Ｎビツト毎に例えば６ビツト
シフトレジスタ１，１′…をｋ段設け、各６ビツ
トシフトレジスタ１，１′には６個の出力を持ち、
この出力をアンド回路３，３′に入力している。
アンド回路３，３′はフレーム同期パターンが６
ビツトシフトレジスタ１，１′に入力した時“１”
レベルを出力するようフレーム同期パターンの
“０”レベルに対応する入力にインバータ回路を
有しており、この６ビツトシフトレジスタ１，
１′及びアンド回路３，３′にて同期パターン検出
回路４，４′を構成している。今データが上記の
シフトレジスタに入力しｋ個の同期パターン検出
回路４，４′…にてフレーム同期パターンを同時
に検出すると各パターン検出回路４，４′…の出
力は“１”レベルとなりアンド回路５に入力し、
アンド回路５の出力は“１”レベルとなりフレー
ム同期が確立したときの判定が出来るようになつ
ている。
しかしながら、かかる従来の多点監視フレーム
同期パターン検出回路は第２図に示す如くｋ個の
同期パターン検出回路が必要であると共に〔Ｎ×
（ｋ−１）＋６〕ビツトのシフトレジスタ（ｋ段目
は６ビツトのシフトレジスタだけでよい）が必要
であるので回路規模が大きくなる欠点がある。
同期パターン検出回路は第２図に示す如くｋ個の
同期パターン検出回路が必要であると共に〔Ｎ×
（ｋ−１）＋６〕ビツトのシフトレジスタ（ｋ段目
は６ビツトのシフトレジスタだけでよい）が必要
であるので回路規模が大きくなる欠点がある。
(c) 発明の目的
本発明の目的は上記の欠点をなくし回路模が小
さい多点監視フレーム同期パターン検出回路の提
供にある。
さい多点監視フレーム同期パターン検出回路の提
供にある。
(d) 発明の構成
本発明は上記の目的を達成するために、直列デ
ータ中Ｎビツト毎に集中的に挿入されたｍビツト
の同期パターンを検出してデータ系列のフレーム
同期をとる多点監視フレーム同期回路において、
Ｎビツトのシフトレジスタと１つの同期パターン
検出回路を具備し、該同期パターン検出回路にて
同期パターンが検出されなかつた場合には該シフ
トレジスタに１ビツトの“０”を書込み、同期パ
ターンが検出された場合は１ビツトの“１”を書
込んだ後、前記シフトレジスタのＮ段目の出力を
該シフトレジスタの入力に帰還させ、該シフトレ
ジスタの内容を（ｋ―１）クロツク分シフトさせ
るようにし、前記シフトレジスタの先頭部に
“１”がｋ（ｋ≦ｍ）個連続して入力されたことを
検出する検出回路を設け、該検出器の出力により
フレーム同期確立を判定することが出来るように
したことを特徴とする。
ータ中Ｎビツト毎に集中的に挿入されたｍビツト
の同期パターンを検出してデータ系列のフレーム
同期をとる多点監視フレーム同期回路において、
Ｎビツトのシフトレジスタと１つの同期パターン
検出回路を具備し、該同期パターン検出回路にて
同期パターンが検出されなかつた場合には該シフ
トレジスタに１ビツトの“０”を書込み、同期パ
ターンが検出された場合は１ビツトの“１”を書
込んだ後、前記シフトレジスタのＮ段目の出力を
該シフトレジスタの入力に帰還させ、該シフトレ
ジスタの内容を（ｋ―１）クロツク分シフトさせ
るようにし、前記シフトレジスタの先頭部に
“１”がｋ（ｋ≦ｍ）個連続して入力されたことを
検出する検出回路を設け、該検出器の出力により
フレーム同期確立を判定することが出来るように
したことを特徴とする。
(e) 発明の実施例
以下本発明の実施例につき図に従つて説明す
る。第３図は本発明の実施例の多点監視フレーム
同期パターン検出回路のブロツク図である。
る。第３図は本発明の実施例の多点監視フレーム
同期パターン検出回路のブロツク図である。
図中第２図と同一機能のものは同一記号で示
す。
す。
第３図は本発明の実施例の多点監視フレーム同
期パターン検出回路のブロツク図、第４図は６ビ
ツトのフレーム同期パターンを検出後５ビツトの
間はフレーム同期パターン検出はない説明図であ
る。
期パターン検出回路のブロツク図、第４図は６ビ
ツトのフレーム同期パターンを検出後５ビツトの
間はフレーム同期パターン検出はない説明図であ
る。
図中第２図と同一機能のものは同一記号で示
す。７は５ビツトシフトレジスタ、８はＮ―５ビ
ツトシフトレジスタ、９は入力が５個のアンド回
路、１０はフリツプフロツプ（以下FFと称す）、
１１は制御回路、SWはスイツチを示す。
す。７は５ビツトシフトレジスタ、８はＮ―５ビ
ツトシフトレジスタ、９は入力が５個のアンド回
路、１０はフリツプフロツプ（以下FFと称す）、
１１は制御回路、SWはスイツチを示す。
先づｍビツトのフレーム同期パターンを検出後
ｍ―１ビツトの間はいかなる場合もフレーム同期
パターンと同じパターンを検出することはない。
この状況を第４図に示している。第４図に示す入
力データのフレーム同期パターン“001011”を同
期パターン検出回路４が検出し“１”レベルを出
力した後、入力する入力データの５ビツト間はフ
レーム同期パターンを検出することがないので第
４図に示す如く次の５ビツトの入力データが同期
パターン検出回路４に入力する間は出力は“０”
レベルである。この５ビツトの間に着目している
のが本発明である。
ｍ―１ビツトの間はいかなる場合もフレーム同期
パターンと同じパターンを検出することはない。
この状況を第４図に示している。第４図に示す入
力データのフレーム同期パターン“001011”を同
期パターン検出回路４が検出し“１”レベルを出
力した後、入力する入力データの５ビツト間はフ
レーム同期パターンを検出することがないので第
４図に示す如く次の５ビツトの入力データが同期
パターン検出回路４に入力する間は出力は“０”
レベルである。この５ビツトの間に着目している
のが本発明である。
第３図で６ビツトシフトレジスタ１の内容が
“０”レベルの場合から説明する。６ビツトシフ
トレジスタ１にてフレーム同期パターン
“001011”が検出されるとアンド回路３の出力は
“１”レベルとなり、次のクロツクでＮビツトシ
フトレジスタの先頭部の５ビツトシフトレジスタ
７の先頭に書込まれ、５ビツトシフトレジスタ７
の内容はイ，ロ，ハ，ニ，ホの出力端子で見ると
“10000”となる。これはフレーム同期パターンが
１個だけ検出されたことを示す。次にフレーム同
期パターンが検出されるのは更にＮ―１クロツク
後であつてこの時アンド回路３の出力は“１”レ
ベルとなり、次のクロツクで再び５ビツトシフト
レジスタ７のイの出力端子の所に“１”レベルが
書込まれる。この時１フレーム前に検出されたパ
ターン検出結果の“１”レベルはＮ―５ビツトシ
フトレジスタ８を通りFF１０に格納されている。
ここでフレーム同期パターンが検出された直後の
４クロツクの間はスイツチSWをｂ側に設定する
ように制御回路１１にて制御すれば続く４クロツ
ク後の５ビツトシフトレジスタ７の内容はイ，
ロ，ハ，ニ，ホの出力端子の所では“00011”と
なる。この時出力端子ホの内容は最新のフレーム
パターン検出情報を示し、ニの出力端子は１フレ
ーム前のフレームパターン検出情報ハは２フレー
ム前ロは３フレーム前イは４フレーム前のそれぞ
れフレームパターン検出情報である。従つてイ〜
ホの出力端子が全て“１”レベルになつたことを
アンド回路９の出力が“１”レベルとなることで
検出すれば過去の５フレーム共フレーム同期パタ
ーンが検出されたことを示す。尚５ビツトシフト
レジスタ７はフレーム同期パターンのビツト数ｍ
に等しいか以下であることを要するも、通常フレ
ーム同期パターンは６ビツト又は12ビツト分使用
し、６ビツトの時は３フレーム分12ビツトの時は
２フレーム分連続してフレーム同期パターンが検
出されればフレーム同期が確立したとしているの
で問題なく本発明の回路は使用出来る。このよう
にすることによりシフトレジスタはＮビツト分で
よく又、同期パターン検出回路は１個でよい。尚
制御回路１１とスイツチSW、FF１０は増加する
が制御回路１１はアンド回路３の出力が“１”レ
ベルになつた時、スタートし例えば第３図では４
クロツク分を１個のカウンタで検出し制御信号を
出す回路構成でよいので簡単な小規模な回路であ
り、スイツチSW、FF１０も小規模な回路である
ので全体として小規模な回路構成となり安価とな
る。
“０”レベルの場合から説明する。６ビツトシフ
トレジスタ１にてフレーム同期パターン
“001011”が検出されるとアンド回路３の出力は
“１”レベルとなり、次のクロツクでＮビツトシ
フトレジスタの先頭部の５ビツトシフトレジスタ
７の先頭に書込まれ、５ビツトシフトレジスタ７
の内容はイ，ロ，ハ，ニ，ホの出力端子で見ると
“10000”となる。これはフレーム同期パターンが
１個だけ検出されたことを示す。次にフレーム同
期パターンが検出されるのは更にＮ―１クロツク
後であつてこの時アンド回路３の出力は“１”レ
ベルとなり、次のクロツクで再び５ビツトシフト
レジスタ７のイの出力端子の所に“１”レベルが
書込まれる。この時１フレーム前に検出されたパ
ターン検出結果の“１”レベルはＮ―５ビツトシ
フトレジスタ８を通りFF１０に格納されている。
ここでフレーム同期パターンが検出された直後の
４クロツクの間はスイツチSWをｂ側に設定する
ように制御回路１１にて制御すれば続く４クロツ
ク後の５ビツトシフトレジスタ７の内容はイ，
ロ，ハ，ニ，ホの出力端子の所では“00011”と
なる。この時出力端子ホの内容は最新のフレーム
パターン検出情報を示し、ニの出力端子は１フレ
ーム前のフレームパターン検出情報ハは２フレー
ム前ロは３フレーム前イは４フレーム前のそれぞ
れフレームパターン検出情報である。従つてイ〜
ホの出力端子が全て“１”レベルになつたことを
アンド回路９の出力が“１”レベルとなることで
検出すれば過去の５フレーム共フレーム同期パタ
ーンが検出されたことを示す。尚５ビツトシフト
レジスタ７はフレーム同期パターンのビツト数ｍ
に等しいか以下であることを要するも、通常フレ
ーム同期パターンは６ビツト又は12ビツト分使用
し、６ビツトの時は３フレーム分12ビツトの時は
２フレーム分連続してフレーム同期パターンが検
出されればフレーム同期が確立したとしているの
で問題なく本発明の回路は使用出来る。このよう
にすることによりシフトレジスタはＮビツト分で
よく又、同期パターン検出回路は１個でよい。尚
制御回路１１とスイツチSW、FF１０は増加する
が制御回路１１はアンド回路３の出力が“１”レ
ベルになつた時、スタートし例えば第３図では４
クロツク分を１個のカウンタで検出し制御信号を
出す回路構成でよいので簡単な小規模な回路であ
り、スイツチSW、FF１０も小規模な回路である
ので全体として小規模な回路構成となり安価とな
る。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば多点監
視フレーム同期パターン検出回路が小規模な回路
構成となり又安価になる効果がある。
視フレーム同期パターン検出回路が小規模な回路
構成となり又安価になる効果がある。
第１図は多点監視フレーム同期パターンを使用
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図、第３図は本発明の実施例の多点監視フ
レーム同期パターン検出回路のブロツク図、第４
図は６ビツトのフレーム同期パターンを検出後５
ビツトの間はフレーム同期パターン検出はない説
明図である。 図中１，１′は６ビツトシフトレジスタ、２，
２′はＮ―６ビツトシフトレジスタ、３，３′，
５，１９はアンド回路、４，４′は同期パターン
検出回路、６，６′はＮビツトシフトレジスタ、
７は５ビツトシフトレジスタ、８はＮ―５ビツト
シフトレジスタ、１０はフリツプフロツプ、１１
は制御回路、SWはスイツチを示す。
する場合の１例のフレーム構成図、第２図は従来
例の多点監視フレーム同期パターン検出回路のブ
ロツク図、第３図は本発明の実施例の多点監視フ
レーム同期パターン検出回路のブロツク図、第４
図は６ビツトのフレーム同期パターンを検出後５
ビツトの間はフレーム同期パターン検出はない説
明図である。 図中１，１′は６ビツトシフトレジスタ、２，
２′はＮ―６ビツトシフトレジスタ、３，３′，
５，１９はアンド回路、４，４′は同期パターン
検出回路、６，６′はＮビツトシフトレジスタ、
７は５ビツトシフトレジスタ、８はＮ―５ビツト
シフトレジスタ、１０はフリツプフロツプ、１１
は制御回路、SWはスイツチを示す。
Claims (1)
- 【特許請求の範囲】 １ 直列データ中Ｎビツト毎に集中的に挿入され
たｍビツトの同期パターンを検出してデータ系列
のフレーム同期をとる多点監視フレーム同期回路
において、 Ｎビツトのシフトレジスタと１つの同期パター
ン検出回路を具備し、 該同期パターン検出回路にて同期パターンが検
出されなかつた場合には該シフトレジスタに１ビ
ツトの“０”を書込み、同期パターンが検出され
た場合は１ビツトの“１”を書込んだ後、前記シ
フトレジスタのＮ段目の出力を該シフトレジスタ
の入力に帰還させ、該シフトレジスタの内容を
（ｋ―１）クロツク分シフトさせるようにし、前
記シフトレジスタの先頭部に“１”がｋ（ｋ≦ｍ）
個連続して入力されたことを検出する検出回路を
設け、該検出器の出力によりフレーム同期確立を
判定することを特徴とする多点監視フレーム同期
パターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178855A JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967746A JPS5967746A (ja) | 1984-04-17 |
| JPH0134491B2 true JPH0134491B2 (ja) | 1989-07-19 |
Family
ID=16055853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178855A Granted JPS5967746A (ja) | 1982-10-12 | 1982-10-12 | 多点監視フレ−ム同期パタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464930U (ja) * | 1990-10-09 | 1992-06-04 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732388B2 (ja) * | 1985-02-15 | 1995-04-10 | 日本電気株式会社 | 信号判定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533723A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Frame synchronous system |
| JPS5787252A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu General Ltd | Compensating system for step out of pcm signal |
-
1982
- 1982-10-12 JP JP57178855A patent/JPS5967746A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464930U (ja) * | 1990-10-09 | 1992-06-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5967746A (ja) | 1984-04-17 |
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