JPH0556699B2 - - Google Patents
Info
- Publication number
- JPH0556699B2 JPH0556699B2 JP62064963A JP6496387A JPH0556699B2 JP H0556699 B2 JPH0556699 B2 JP H0556699B2 JP 62064963 A JP62064963 A JP 62064963A JP 6496387 A JP6496387 A JP 6496387A JP H0556699 B2 JPH0556699 B2 JP H0556699B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- state
- synchronization
- circuit
- synchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
〔産業上の利用分野〕
この発明は、デイジタル通信装置に接続される
１本の信号線中を直列伝送される情報の同期をと
るための同期回路に関し、特に同期保護回路を具
備しないリセツトカウンタ形式の同期回路に関す
るものである。 〔従来の技術〕 第３図は従来のリセツトカウンタ形式の同期回
路を示す電気回路図であり、この第３図におい
て、１はクロツクＴを受けるカウンタ、２は同期
信号Ssを「１」入力端で受けカウンタ１の桁上
げパルスを「０」入力端で受けこれらの信号を二
者択一で選択してカウンタ１のリセツト入力端に
出力を供給するカウンタ動作切換回路としてのセ
レクタ、７はカウンタ１の桁上げパルスと同期信
号とが入力される排他的論理和ゲート（EX−
ORゲート）、８はカウンタ１の桁上げパルスと
クロツクＴの反転信号とが入力されるANDゲ
ート、６はクロツク端にANDゲート８の出力を
受けデータ入力端で排他的論理和ゲート７の出力
を受ける立上りエツジタイプのＤフリツプフロツ
プである。なお、フリツプフロツプ６の正論理出
力端がセレクタ２の選択制御入力端に接続されて
いる。また、このフリツプフロツプ６からは同期
状態を示す信号S1も出力されるようになつてい
る。 次に動作について説明する。第４図は例えば周
期が４の同期回路各部の波形を示すタイムチヤー
トであり、カウンタ１に第４図ａで示すようなク
ロツクＴが加えられると、カウンタ１は第４図ｂ
に示すような数値の状態をとり、周期４で第４図
ｃに示すような桁上げパルスを出力する。 今、時刻t0までは同期がとれているとすると、
第４図ｄに示す同期信号と第４図ｃに示す桁上げ
パルスとは一致し、第４図ｅに示す排他的論理和
ゲート７の出力波形と第４図ｇに示すフリツプフ
ロツプ６の出力波形は論理「０」を示し、セレク
タ２は「０」入力端に入力されている桁上げパル
ス〔第４図ｃ参照〕をカウンタ１に出力する。こ
れにより同期状態では、カウンタ１は自己ループ
で歩進している。即ちカウンタ１は自走動作状態
にある。 次に、第４図ｄに示す同期信号に時刻t0からt1
の間にスリツプ等が発生して、同期はずれが発生
したとすると、時刻t2で第４図ｃに示す桁上げパ
ルスと第４図ｄに示す同期信号とが不一致となる
ため、排他的論理和ゲート７の出力が論理「１」
になる。これにより第４図ｃに示す桁上げパルス
とクロツクとの論理積をとつたANDゲート８
の出力波形〔第４図ｆ参照〕で、フリツプフロツ
プ６に同期はずれ状態が記憶される。この状態で
セレクタ２の入力は〔１〕入力端が選択され、第
４図ｄに示す同期信号がカウンタ１に出力され
て、時刻t3で位相が規整され、即ちカウンタ１が
同期信号による規整動作状態になつて、同期状態
に復帰する。なお、セレクタ２の出力を示すと、
第４図ｈのようになる。 〔発明が解決しようとする問題点〕 しかしながら、従来の同期回路では、信号線が
断となつた場合、同期信号が論理０に固定する
と、同期状態信号S1は１周期に１回だけ同期はず
れを示し、残りを同期状態と誤つて示す。逆に同
期信号が論理１に固定しても同期状態と同期はず
れ状態を繰返し、この間に誤つたデータが受信さ
れてしまうおそれがある。 この発明は上記のような問題点を解消するため
になされたもので、同期信号の異常を１周期以内
に検出できる同期回路を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る同期回路は、カウンタと、該カ
ウンタを自走動作状態にしたり同期信号による規
整動作状態にしたりするカウンタ動作切換回路と
をそなえ、上記同期信号を１周期分記憶するシフ
トレジスタを設けるとともに、上記カウンタの状
態と上記シフトレジスタの状態とを入力して同期
状態でとりうる入力パターン集合と非同期状態で
とりうる入力パターン集合とに対して出力論理値
が異なる同期判定回路が設け、且つ、該同期判定
回路の出力を記憶して上記カウンタ動作切換回路
を制御するフリツプフロツプを設けたものであ
る。すなわちこの発明に係る同期回路は、従来の
同期回路に、同期信号列を過去１周期分記憶する
シフトレジスタと同期判定回路とを付加したもの
である。 〔作用〕 この発明における同期回路では、同期判定回路
へはカウンタの状態とシフトレジスタの状態とが
入力されており、同期状態では例えば「０」出力
がフリツプフロツプへ入力されている。これによ
りフリツプフロツプはカウンタを自走動作状態に
すべくカウンタ動作切換回路を制御する。次に非
同期状態になると、同期判定回路から例えば
「１」出力がフリツプフロツプへ入力される。こ
れによりフリツプフロツプはカウンタを同期信号
による規整動作状態にすべくカウンタ動作切換回
路を制御する。 〔発明の実施例〕 以下、この発明の一実施例を図について説明す
る。第１図において、１はクロツクＴを入力され
るカウンタ、２は同期信号Ssを「１」入力端で
受けカウンタ１の桁上げパルスを「０」入力端で
受けこれらの信号を二者択一で選択しカウンタ１
のリセツト入力端に出力することによりカウンタ
１を自走動作状態にしたり同期信号による規整動
作状態にしたりするカウンタ動作切換回路として
のセレクタ、３は同期信号Ssの周期より１だけ
短く設定されたクロツクＴと同期信号Ssとを受
けることにより同期信号Ssを１周期分記憶する
シフトレジスタ、４はカウンタ１の状態を示す出
力とシフトレジスタ３の並列出力と同期信号Ss
とが入力される同期判定回路であるが、この同期
判定回路４は論理ゲート等を組合せて構成され、
上記のようにカウンタ１の状態とシフトレジスタ
３の状態と同期信号Ssとを受けて同期状態でと
りうる入力パターン集合と非同期状態でとりうる
入力パターン集合とに対して出力論理値が異なる
ように構成されている。 なお、同期信号Ss、シフトレジスタ３の状態、
カウンタ１の状態に応じた同期判定回路４の出力
例（真理表）を示すと次表のようになる。
１本の信号線中を直列伝送される情報の同期をと
るための同期回路に関し、特に同期保護回路を具
備しないリセツトカウンタ形式の同期回路に関す
るものである。 〔従来の技術〕 第３図は従来のリセツトカウンタ形式の同期回
路を示す電気回路図であり、この第３図におい
て、１はクロツクＴを受けるカウンタ、２は同期
信号Ssを「１」入力端で受けカウンタ１の桁上
げパルスを「０」入力端で受けこれらの信号を二
者択一で選択してカウンタ１のリセツト入力端に
出力を供給するカウンタ動作切換回路としてのセ
レクタ、７はカウンタ１の桁上げパルスと同期信
号とが入力される排他的論理和ゲート（EX−
ORゲート）、８はカウンタ１の桁上げパルスと
クロツクＴの反転信号とが入力されるANDゲ
ート、６はクロツク端にANDゲート８の出力を
受けデータ入力端で排他的論理和ゲート７の出力
を受ける立上りエツジタイプのＤフリツプフロツ
プである。なお、フリツプフロツプ６の正論理出
力端がセレクタ２の選択制御入力端に接続されて
いる。また、このフリツプフロツプ６からは同期
状態を示す信号S1も出力されるようになつてい
る。 次に動作について説明する。第４図は例えば周
期が４の同期回路各部の波形を示すタイムチヤー
トであり、カウンタ１に第４図ａで示すようなク
ロツクＴが加えられると、カウンタ１は第４図ｂ
に示すような数値の状態をとり、周期４で第４図
ｃに示すような桁上げパルスを出力する。 今、時刻t0までは同期がとれているとすると、
第４図ｄに示す同期信号と第４図ｃに示す桁上げ
パルスとは一致し、第４図ｅに示す排他的論理和
ゲート７の出力波形と第４図ｇに示すフリツプフ
ロツプ６の出力波形は論理「０」を示し、セレク
タ２は「０」入力端に入力されている桁上げパル
ス〔第４図ｃ参照〕をカウンタ１に出力する。こ
れにより同期状態では、カウンタ１は自己ループ
で歩進している。即ちカウンタ１は自走動作状態
にある。 次に、第４図ｄに示す同期信号に時刻t0からt1
の間にスリツプ等が発生して、同期はずれが発生
したとすると、時刻t2で第４図ｃに示す桁上げパ
ルスと第４図ｄに示す同期信号とが不一致となる
ため、排他的論理和ゲート７の出力が論理「１」
になる。これにより第４図ｃに示す桁上げパルス
とクロツクとの論理積をとつたANDゲート８
の出力波形〔第４図ｆ参照〕で、フリツプフロツ
プ６に同期はずれ状態が記憶される。この状態で
セレクタ２の入力は〔１〕入力端が選択され、第
４図ｄに示す同期信号がカウンタ１に出力され
て、時刻t3で位相が規整され、即ちカウンタ１が
同期信号による規整動作状態になつて、同期状態
に復帰する。なお、セレクタ２の出力を示すと、
第４図ｈのようになる。 〔発明が解決しようとする問題点〕 しかしながら、従来の同期回路では、信号線が
断となつた場合、同期信号が論理０に固定する
と、同期状態信号S1は１周期に１回だけ同期はず
れを示し、残りを同期状態と誤つて示す。逆に同
期信号が論理１に固定しても同期状態と同期はず
れ状態を繰返し、この間に誤つたデータが受信さ
れてしまうおそれがある。 この発明は上記のような問題点を解消するため
になされたもので、同期信号の異常を１周期以内
に検出できる同期回路を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る同期回路は、カウンタと、該カ
ウンタを自走動作状態にしたり同期信号による規
整動作状態にしたりするカウンタ動作切換回路と
をそなえ、上記同期信号を１周期分記憶するシフ
トレジスタを設けるとともに、上記カウンタの状
態と上記シフトレジスタの状態とを入力して同期
状態でとりうる入力パターン集合と非同期状態で
とりうる入力パターン集合とに対して出力論理値
が異なる同期判定回路が設け、且つ、該同期判定
回路の出力を記憶して上記カウンタ動作切換回路
を制御するフリツプフロツプを設けたものであ
る。すなわちこの発明に係る同期回路は、従来の
同期回路に、同期信号列を過去１周期分記憶する
シフトレジスタと同期判定回路とを付加したもの
である。 〔作用〕 この発明における同期回路では、同期判定回路
へはカウンタの状態とシフトレジスタの状態とが
入力されており、同期状態では例えば「０」出力
がフリツプフロツプへ入力されている。これによ
りフリツプフロツプはカウンタを自走動作状態に
すべくカウンタ動作切換回路を制御する。次に非
同期状態になると、同期判定回路から例えば
「１」出力がフリツプフロツプへ入力される。こ
れによりフリツプフロツプはカウンタを同期信号
による規整動作状態にすべくカウンタ動作切換回
路を制御する。 〔発明の実施例〕 以下、この発明の一実施例を図について説明す
る。第１図において、１はクロツクＴを入力され
るカウンタ、２は同期信号Ssを「１」入力端で
受けカウンタ１の桁上げパルスを「０」入力端で
受けこれらの信号を二者択一で選択しカウンタ１
のリセツト入力端に出力することによりカウンタ
１を自走動作状態にしたり同期信号による規整動
作状態にしたりするカウンタ動作切換回路として
のセレクタ、３は同期信号Ssの周期より１だけ
短く設定されたクロツクＴと同期信号Ssとを受
けることにより同期信号Ssを１周期分記憶する
シフトレジスタ、４はカウンタ１の状態を示す出
力とシフトレジスタ３の並列出力と同期信号Ss
とが入力される同期判定回路であるが、この同期
判定回路４は論理ゲート等を組合せて構成され、
上記のようにカウンタ１の状態とシフトレジスタ
３の状態と同期信号Ssとを受けて同期状態でと
りうる入力パターン集合と非同期状態でとりうる
入力パターン集合とに対して出力論理値が異なる
ように構成されている。 なお、同期信号Ss、シフトレジスタ３の状態、
カウンタ１の状態に応じた同期判定回路４の出力
例（真理表）を示すと次表のようになる。
以上のようにこの発明によれば、同期判定回路
を設けて、同期・非同期状態をカウンタの状態と
シフトレジスタからの１周期分の同期信号列との
パターンで判定するようにしたので、同期異常を
１周期以内に検出することができ、これにより同
期誤りに対するデータの誤りをなくすことができ
る効果がある。
を設けて、同期・非同期状態をカウンタの状態と
シフトレジスタからの１周期分の同期信号列との
パターンで判定するようにしたので、同期異常を
１周期以内に検出することができ、これにより同
期誤りに対するデータの誤りをなくすことができ
る効果がある。
第１図はこの発明の一実施例による同期回路を
示す電気回路図、第２図はこの発明の動作を説明
するためのタイムチヤートであり、第３図は従来
の同期回路を示す電気回路図、第４図は従来の同
期回路の動作を説明するタイムチヤートである。 図において、１……カウンタ、２……セレク
タ、３……シフトレジスタ、４……同期判定回
路、５……フリツプフロツプ。なお、図中、同一
符号は同一、又は相当部分を示す。
示す電気回路図、第２図はこの発明の動作を説明
するためのタイムチヤートであり、第３図は従来
の同期回路を示す電気回路図、第４図は従来の同
期回路の動作を説明するタイムチヤートである。 図において、１……カウンタ、２……セレク
タ、３……シフトレジスタ、４……同期判定回
路、５……フリツプフロツプ。なお、図中、同一
符号は同一、又は相当部分を示す。
Claims (1)
- １ カウンタと、該カウンタを自走動作状態にし
たり同期信号による規整動作状態にしたりするカ
ウンタ動作切換回路とをそなえ、上記同期信号を
１周期分記憶するシフトレジスタが設けられると
ともに、上記カウンタの状態と上記シフトレジス
タの状態とを入力して同期状態でとりうる入力パ
ターン集合と非同期状態でとりうる入力パターン
集合とに対して出力論理値が異なる同期判定回路
が設けられ、且つ、該同期判定回路の出力を記憶
して上記カウンタ動作切換回路を制御するフリツ
プフロツプが設けられたことを特徴とする同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064963A JPS63232536A (ja) | 1987-03-19 | 1987-03-19 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064963A JPS63232536A (ja) | 1987-03-19 | 1987-03-19 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232536A JPS63232536A (ja) | 1988-09-28 |
| JPH0556699B2 true JPH0556699B2 (ja) | 1993-08-20 |
Family
ID=13273208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064963A Granted JPS63232536A (ja) | 1987-03-19 | 1987-03-19 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232536A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (ko) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | 데이터 전송의 타이밍 동기 회로 |
-
1987
- 1987-03-19 JP JP62064963A patent/JPS63232536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63232536A (ja) | 1988-09-28 |
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