JPH0135357B2 - - Google Patents
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- Publication number
- JPH0135357B2 JPH0135357B2 JP51146706A JP14670676A JPH0135357B2 JP H0135357 B2 JPH0135357 B2 JP H0135357B2 JP 51146706 A JP51146706 A JP 51146706A JP 14670676 A JP14670676 A JP 14670676A JP H0135357 B2 JPH0135357 B2 JP H0135357B2
- Authority
- JP
- Japan
- Prior art keywords
- envelope
- circuit
- signal
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Electrophonic Musical Instruments (AREA)
Description
４―４
該減算手段からの前記絶対値に対しエンベロー
プのアタツク、デイケイ及びリリースのうちのい
ずれかの速さに対応するスピード係数値を乗算す
る乗算手段と、４―５ 該乗算手段からの出力信号を前記減算手段から
のサインビツトに基づき、サインビツトが負を表
わすとき前記乗算手段からの出力信号を補数化
し、サインビツトが正を表わす時は補数化せずに
出力する補数手段と、４―６ 該補数手段からの出力を各発音チヤンネル毎、
時分割にて累算することにより前記複数の発音チ
ヤンネルに対応する複数のエンベロープ波形を形
成し、この各発音チヤンネル毎の累算値をエンベ
ロープ波形の振幅値として出力すると共に、前記
累算値を前記減算手段の前記第２の入力に供給す
るカウンタ手段と、４―７，４―８ エンベロープ波形のアタツクのレベルとサステ
イーンのレベルとリリースのレベルに対応するレ
ベルデータを記憶し、該レベルデータを前記減算
手段の前記第１の入力へ供給するエンベロープレ
ベル記憶手段と、４―２ エンベロープ波形におけるアタツク、デイケイ
及びリリースのそれぞれの速さに対応するスピー
ド係数値を記憶し、該スピード係数値を前記乗算
手段へ供給するエンベロープスピード係数記憶手
段と、４―３ 前記カウンタ手段からの累算値がエンベロープ
の最大値に達したことを検出する最大値検出手段
と、Ａ５１ 前記カウンタ手段からの累算値がエンベロープ
の最小値に達したことを検出し、対応する発音チ
ヤンネルの割当てを解放する最小値検出手段と、
NOR４０ 前記キーアサイナからの押鍵信号に基づき前記
エンベロープレベル記憶手段からエンベロープの
アタツクに対応するアタツクのレベルデータを読
み出すと共に前記エンベロープスピード係数記憶
手段よりエンベロープのアタツク部分に対応する
アタツクのスピード係数値を読み出し、 前記最大値検出手段からの最大値検出を条件に
前記エンベロープレベル記憶手段からサステイー
ンのレベルを読み出すと共に前記エンベロープス
ピード係数記憶手段よりデイケイのスピード係数
値を読み出し、前記キーアサイナからの離鍵信号
に基づき前記エンベロープレベル記憶手段からリ
リースのレベルを読み出すと共に前記エンベロー
プスピード係数記憶手段よりリリースのスピード
係数を読み出すように制御する読出手段４―１と
を具え、 前記キーアサイナから時分割で供給される押
鍵、離鍵信号に基づき前記レベルデータと前記ス
ピード係数値とをエンベロープのアタツク、デイ
ケイ、リリースに応じて切換ることにより前記複
数の発音チヤンネルに対応するエンベロープ発生
を数値により制御することを特徴とした電子楽
器。
プのアタツク、デイケイ及びリリースのうちのい
ずれかの速さに対応するスピード係数値を乗算す
る乗算手段と、４―５ 該乗算手段からの出力信号を前記減算手段から
のサインビツトに基づき、サインビツトが負を表
わすとき前記乗算手段からの出力信号を補数化
し、サインビツトが正を表わす時は補数化せずに
出力する補数手段と、４―６ 該補数手段からの出力を各発音チヤンネル毎、
時分割にて累算することにより前記複数の発音チ
ヤンネルに対応する複数のエンベロープ波形を形
成し、この各発音チヤンネル毎の累算値をエンベ
ロープ波形の振幅値として出力すると共に、前記
累算値を前記減算手段の前記第２の入力に供給す
るカウンタ手段と、４―７，４―８ エンベロープ波形のアタツクのレベルとサステ
イーンのレベルとリリースのレベルに対応するレ
ベルデータを記憶し、該レベルデータを前記減算
手段の前記第１の入力へ供給するエンベロープレ
ベル記憶手段と、４―２ エンベロープ波形におけるアタツク、デイケイ
及びリリースのそれぞれの速さに対応するスピー
ド係数値を記憶し、該スピード係数値を前記乗算
手段へ供給するエンベロープスピード係数記憶手
段と、４―３ 前記カウンタ手段からの累算値がエンベロープ
の最大値に達したことを検出する最大値検出手段
と、Ａ５１ 前記カウンタ手段からの累算値がエンベロープ
の最小値に達したことを検出し、対応する発音チ
ヤンネルの割当てを解放する最小値検出手段と、
NOR４０ 前記キーアサイナからの押鍵信号に基づき前記
エンベロープレベル記憶手段からエンベロープの
アタツクに対応するアタツクのレベルデータを読
み出すと共に前記エンベロープスピード係数記憶
手段よりエンベロープのアタツク部分に対応する
アタツクのスピード係数値を読み出し、 前記最大値検出手段からの最大値検出を条件に
前記エンベロープレベル記憶手段からサステイー
ンのレベルを読み出すと共に前記エンベロープス
ピード係数記憶手段よりデイケイのスピード係数
値を読み出し、前記キーアサイナからの離鍵信号
に基づき前記エンベロープレベル記憶手段からリ
リースのレベルを読み出すと共に前記エンベロー
プスピード係数記憶手段よりリリースのスピード
係数を読み出すように制御する読出手段４―１と
を具え、 前記キーアサイナから時分割で供給される押
鍵、離鍵信号に基づき前記レベルデータと前記ス
ピード係数値とをエンベロープのアタツク、デイ
ケイ、リリースに応じて切換ることにより前記複
数の発音チヤンネルに対応するエンベロープ発生
を数値により制御することを特徴とした電子楽
器。
本発明はデジタル処理の電子楽器において少な
いメモリ容量でアタツク、リリース時の滑らかさ
の得られるエンベロープ波形発生回路を具えた電
子楽器に関するものである。
いメモリ容量でアタツク、リリース時の滑らかさ
の得られるエンベロープ波形発生回路を具えた電
子楽器に関するものである。
従来、電子楽器の鍵盤のように多数のキースイ
ツチを有する装置において、スイツチの開閉にと
もなう情報を所要の回路に転送する場合、各スイ
ツチと回路間を直接結線しようとすると、配線量
はぼう大なものとなり不経済である。また半導体
集積回路等を利用しようとした場合ピン数が多く
なりすぎこのままでは利用は困難である。
ツチを有する装置において、スイツチの開閉にと
もなう情報を所要の回路に転送する場合、各スイ
ツチと回路間を直接結線しようとすると、配線量
はぼう大なものとなり不経済である。また半導体
集積回路等を利用しようとした場合ピン数が多く
なりすぎこのままでは利用は困難である。
現在このような点に鑑み、すべての各スイツチ
を所定時間で走査し、走査に応じた時間列につき
オンされたキースイツチに対応する時点におい
て、パルスを発生させ、多数のスイツチと所要の
回路間の結線を節約する方式が考えられている。
たとえば各キースイツチを時分割に走査すること
によつてオンされたスイツチの情報をTDM（時
分割変調）信号またはPCM（パルス符号変調）信
号として送るキーコード多重方式が一般に用いら
れている。しかしながら全キースイツチを走査す
るための時間は固定されてしまうため、オンされ
ているキースイツチが少ない場合等でも固定され
た走査時間が必要であるから無駄が生ずる。
を所定時間で走査し、走査に応じた時間列につき
オンされたキースイツチに対応する時点におい
て、パルスを発生させ、多数のスイツチと所要の
回路間の結線を節約する方式が考えられている。
たとえば各キースイツチを時分割に走査すること
によつてオンされたスイツチの情報をTDM（時
分割変調）信号またはPCM（パルス符号変調）信
号として送るキーコード多重方式が一般に用いら
れている。しかしながら全キースイツチを走査す
るための時間は固定されてしまうため、オンされ
ているキースイツチが少ない場合等でも固定され
た走査時間が必要であるから無駄が生ずる。
通常の鍵盤楽器の演奏において同時にオンされ
るキースイツチの数は両手と足を考えて11鍵であ
る。いま１ブロツクを１オクターブ単位で考える
とすると片手で２オクターブ以上を押鍵すること
は不可能でありこれより５ブロツクが同時に占有
される最大数である。従つて鍵盤スイツチを複数
ブロツクに別けて走査し１つでもオンされたスイ
ツチがあればそのブロツクで走査を停止してオン
スイツチを検出する。オンスイツチがないブロツ
クは通過するからオンされたスイツチ情報を得る
ための１走査の時間を短縮することができる筈で
ある。
るキースイツチの数は両手と足を考えて11鍵であ
る。いま１ブロツクを１オクターブ単位で考える
とすると片手で２オクターブ以上を押鍵すること
は不可能でありこれより５ブロツクが同時に占有
される最大数である。従つて鍵盤スイツチを複数
ブロツクに別けて走査し１つでもオンされたスイ
ツチがあればそのブロツクで走査を停止してオン
スイツチを検出する。オンスイツチがないブロツ
クは通過するからオンされたスイツチ情報を得る
ための１走査の時間を短縮することができる筈で
ある。
最近本出願人により上述の主旨に従つて走査時
間を短縮したキーコード発生回路およびキーコー
ド検出回路またはこれらを用いたデジタル処理の
電子楽器が提案されている。このようなデジタル
処理の電子楽器においては、エンベロープ波形を
付加する場合はキーコード検出回路に合わせてア
ナログまたはデジタル制御されたエンベロープ発
生回路が用いられる。しかし、CR時定数回路等
を用いたアナログ制御のものはデジタル制御に比
較して回路的には簡単であるが、エンベロープ波
形の多様性と制御の容易さの点で劣る。従来のデ
ジタル制御は鍵閉成にともなつてエンベロープ波
形が発生されておりかつデジタル的にエンベロー
プを付加する時、アタツクの始め、リリースの終
り等の楽音振幅の小さい時に、楽音信号の量子化
が粗くなりアタツク、リリース段階の滑らかさが
なくなる。これに対して量子数を増せばよいがそ
の場合にはメモリ容量が増大し処理ビツト数が増
加して構成が複雑となる。
間を短縮したキーコード発生回路およびキーコー
ド検出回路またはこれらを用いたデジタル処理の
電子楽器が提案されている。このようなデジタル
処理の電子楽器においては、エンベロープ波形を
付加する場合はキーコード検出回路に合わせてア
ナログまたはデジタル制御されたエンベロープ発
生回路が用いられる。しかし、CR時定数回路等
を用いたアナログ制御のものはデジタル制御に比
較して回路的には簡単であるが、エンベロープ波
形の多様性と制御の容易さの点で劣る。従来のデ
ジタル制御は鍵閉成にともなつてエンベロープ波
形が発生されておりかつデジタル的にエンベロー
プを付加する時、アタツクの始め、リリースの終
り等の楽音振幅の小さい時に、楽音信号の量子化
が粗くなりアタツク、リリース段階の滑らかさが
なくなる。これに対して量子数を増せばよいがそ
の場合にはメモリ容量が増大し処理ビツト数が増
加して構成が複雑となる。
本発明の目的は少ないメモリ容量でアタツク、
リリース時における滑らかさが得られるエンベロ
ープ波形を発生ししかも簡単な構成のエンベロー
プ発生回路を具えた電子楽器を提供することであ
る。
リリース時における滑らかさが得られるエンベロ
ープ波形を発生ししかも簡単な構成のエンベロー
プ発生回路を具えた電子楽器を提供することであ
る。
前記目的を達成するため、本発明の電子楽器
は、鍵の数より少ない複数の発音チヤンネルを有
し、鍵の押鍵、離鍵を検出し前記複数の発音チヤ
ンネルのいずれかに割当てると共に、時分割にて
前記複数の発音チヤンネルに対応する押鍵、離鍵
信号を発生するキーアサイナを有する電子楽器に
おいて、 第１及び第２の入力を有し、該第１の入力と第
２の入力との差をとり、その差の絶対値と前記第
１の入力が前記第２の入力より大のとき正を表わ
すサインビツトを出力する減算手段と、 該減算手段からの前記絶対値に対しエンベロー
プのアタツク、デイケイ及びリリースのうちのい
ずれかの速さに対応するスピード係数値を乗算す
る乗算手段と、 該乗算手段からの出力信号を前記減算手段から
のサインビツトに基づき、サインビツトが負を表
わすとき前記乗算手段からの出力信号を補数化
し、サインビツトが正を表わす時は補数化せずに
出力する補数手段と、 該補数手段からの出力を各発音チヤンネル毎、
時分割にて累算することにより前記複数の発音チ
ヤンネルに対応する複数のエンベロープ波形を形
成し、この各発音チヤンネル毎の累算値をエンベ
ロープ波形の振幅値として出力すると共に、前記
累算値を前記減算手段の前記第２の入力に供給す
るカウンタ手段と、 エンベロープ波形のアタツクのレベルとサステ
イーンのレベルとリリースのレベルに対応するレ
ベルデータを記憶し、該レベルデータを前記減算
手段の前記第１の入力へ供給するエンベロープレ
ベル記憶手段と、 エンベロープ波形におけるアタツク、デイケイ
及びリリースのそれぞれの速さに対応するスピー
ド係数値を記憶し、該スピード係数値を前記乗算
手段へ供給するエンベロープスピード係数記憶手
段と、 前記カウンタ手段からの累算値がエンベロープ
の最大値に達したことを検出する最大値検出手段
と、 前記カウンタ手段からの累算値がエンベロープ
の最小値に達したことを検出し、対応する発音チ
ヤンネルの割当てを解放する最小値検出手段と、 前記キーアサイナからの押鍵信号に基づき前記
エンベロープレベル記憶手段からエンベロープの
アタツクに対応するアタツクのレベルデータを読
み出すと共に前記エンベロープスピード係数記憶
手段よりエンベロープのアタツク部分に対応する
アタツクのスピード係数値を読み出し、 前記最大値検出手段からの最大値検出を条件に
前記エンベロープレベル記憶手段からサステイー
ンのレベルを読み出すと共に前記エンベロープス
ピード係数記憶手段よりデイケイのスピード係数
値を読み出し、前記キーアサイナからの離鍵信号
に基づき前記エンベロープレベル記憶手段からリ
リースのレベルを読み出すと共に前記エンベロー
プスピード係数記憶手段よりリリースのスピード
係数を読み出すように制御する読出手段とを具
え、 前記キーアサイナから時分割で供給される押
鍵、離鍵信号に基づき前記レベルデータと前記ス
ピード係数値とをエンベロープのアタツク、デイ
ケイ、リリースに応じて切換ることにより前記複
数の発音チヤンネルに対応するエンベロープ発生
を数値により制御することを特徴とするものであ
る。
は、鍵の数より少ない複数の発音チヤンネルを有
し、鍵の押鍵、離鍵を検出し前記複数の発音チヤ
ンネルのいずれかに割当てると共に、時分割にて
前記複数の発音チヤンネルに対応する押鍵、離鍵
信号を発生するキーアサイナを有する電子楽器に
おいて、 第１及び第２の入力を有し、該第１の入力と第
２の入力との差をとり、その差の絶対値と前記第
１の入力が前記第２の入力より大のとき正を表わ
すサインビツトを出力する減算手段と、 該減算手段からの前記絶対値に対しエンベロー
プのアタツク、デイケイ及びリリースのうちのい
ずれかの速さに対応するスピード係数値を乗算す
る乗算手段と、 該乗算手段からの出力信号を前記減算手段から
のサインビツトに基づき、サインビツトが負を表
わすとき前記乗算手段からの出力信号を補数化
し、サインビツトが正を表わす時は補数化せずに
出力する補数手段と、 該補数手段からの出力を各発音チヤンネル毎、
時分割にて累算することにより前記複数の発音チ
ヤンネルに対応する複数のエンベロープ波形を形
成し、この各発音チヤンネル毎の累算値をエンベ
ロープ波形の振幅値として出力すると共に、前記
累算値を前記減算手段の前記第２の入力に供給す
るカウンタ手段と、 エンベロープ波形のアタツクのレベルとサステ
イーンのレベルとリリースのレベルに対応するレ
ベルデータを記憶し、該レベルデータを前記減算
手段の前記第１の入力へ供給するエンベロープレ
ベル記憶手段と、 エンベロープ波形におけるアタツク、デイケイ
及びリリースのそれぞれの速さに対応するスピー
ド係数値を記憶し、該スピード係数値を前記乗算
手段へ供給するエンベロープスピード係数記憶手
段と、 前記カウンタ手段からの累算値がエンベロープ
の最大値に達したことを検出する最大値検出手段
と、 前記カウンタ手段からの累算値がエンベロープ
の最小値に達したことを検出し、対応する発音チ
ヤンネルの割当てを解放する最小値検出手段と、 前記キーアサイナからの押鍵信号に基づき前記
エンベロープレベル記憶手段からエンベロープの
アタツクに対応するアタツクのレベルデータを読
み出すと共に前記エンベロープスピード係数記憶
手段よりエンベロープのアタツク部分に対応する
アタツクのスピード係数値を読み出し、 前記最大値検出手段からの最大値検出を条件に
前記エンベロープレベル記憶手段からサステイー
ンのレベルを読み出すと共に前記エンベロープス
ピード係数記憶手段よりデイケイのスピード係数
値を読み出し、前記キーアサイナからの離鍵信号
に基づき前記エンベロープレベル記憶手段からリ
リースのレベルを読み出すと共に前記エンベロー
プスピード係数記憶手段よりリリースのスピード
係数を読み出すように制御する読出手段とを具
え、 前記キーアサイナから時分割で供給される押
鍵、離鍵信号に基づき前記レベルデータと前記ス
ピード係数値とをエンベロープのアタツク、デイ
ケイ、リリースに応じて切換ることにより前記複
数の発音チヤンネルに対応するエンベロープ発生
を数値により制御することを特徴とするものであ
る。
以下本発明を実施例につき詳述する。
まず本発明を適用した新規な電子楽器の実施例
の概要を説明し、次に本発明の要部であるエンベ
ロープ発生回路の詳細を説明する。
の概要を説明し、次に本発明の要部であるエンベ
ロープ発生回路の詳細を説明する。
本発明を適用した電子楽器は楽音を従来の純正
弦波の合成方式によらず、係数により重みづけら
れた方形波の合成方式とし、これに適当な係数を
付与したデジタルフイルタを組合せることにより
所望の楽音を少ない構成波形で実現しうるように
したものである。
弦波の合成方式によらず、係数により重みづけら
れた方形波の合成方式とし、これに適当な係数を
付与したデジタルフイルタを組合せることにより
所望の楽音を少ない構成波形で実現しうるように
したものである。
その原理と構成の概要を述べると、楽音を周期
波形ｈ（ｔ）とすればフーリエ級数の展開式 ｈ（ｔ）o=∞ 〓n=1 αo sin ｎ ωt で表わされる。ここで30倍音までをとりτ時間毎
のサンプリングをすれば ｈ（ωτ）＝o=30 〓n=1 αo sin ｎ ωτ で表わされる。これを時分割で30倍音までを楽音
と同期して波形計算し、かつ８音を同時に発音し
ようとすれば2KHzの楽音においては28.8MHzの
クロツクが最低必要になる。このため高い音域に
対しては高調波抑止を行なうことにより7.2MHz
程度まで下げることは可能であるが、それでもこ
れを実現する回路は複雑となり回路の集積化とい
う点では依然困難である。
波形ｈ（ｔ）とすればフーリエ級数の展開式 ｈ（ｔ）o=∞ 〓n=1 αo sin ｎ ωt で表わされる。ここで30倍音までをとりτ時間毎
のサンプリングをすれば ｈ（ωτ）＝o=30 〓n=1 αo sin ｎ ωτ で表わされる。これを時分割で30倍音までを楽音
と同期して波形計算し、かつ８音を同時に発音し
ようとすれば2KHzの楽音においては28.8MHzの
クロツクが最低必要になる。このため高い音域に
対しては高調波抑止を行なうことにより7.2MHz
程度まで下げることは可能であるが、それでもこ
れを実現する回路は複雑となり回路の集積化とい
う点では依然困難である。
そこで基本的には正弦波合成方式と等価である
が、純正弦波ではなく方形波の合成方式とし高調
波ひずみを利用することを考えた。すなわち、低
次正弦波を作るためには方形波に強いフイルタを
かけることで実現し、中次正弦波を作るためには
弱いフイルタをかけることで高調波ひずみを発生
させ、高次正弦波を近似的に補足することによ
り、従来30倍音までの正弦波を必要としていたの
に対し1/2以下の方形波で合成しようとするもの
である。
が、純正弦波ではなく方形波の合成方式とし高調
波ひずみを利用することを考えた。すなわち、低
次正弦波を作るためには方形波に強いフイルタを
かけることで実現し、中次正弦波を作るためには
弱いフイルタをかけることで高調波ひずみを発生
させ、高次正弦波を近似的に補足することによ
り、従来30倍音までの正弦波を必要としていたの
に対し1/2以下の方形波で合成しようとするもの
である。
方形波をSQU（NT）で表わすものとすれば、
A1SQU（ωT），A2SQU（ωT），……，ANSQU
（ωT）なる重み付けられた波形を発生させ、
各々に対し次数が低い程強いフイルタをかけたと
すれば出力波は F1〔A1SQU（ωT）≒k1 sin ωT F2〔A2SQU（ωT）〕≒k21 sin 2ωT＋k22
sin6ωT 〓 FN〔ANSQU（ωT）〕≒kN1 sin NωT ＋kN2 sin 3NωT ＋kN3 sin 5NωT…… なる波形が取出される。たとえばＮ＝10までの方
形波による合成を試みれば１〜10倍音までの波形
はほぼ完全に再生される。次に高調波ひずみによ
り出力される倍音は12，15，18，…，30倍音と多
くの倍音が発生され、また楽音の音色を決定づけ
ている要因が10倍音程度までであるとすれば得よ
うとする楽音波形は近似的に実現できる。すなわ
ち、従来正弦波合成において30倍音までの合成が
必要とされていたのに対し1/3の10倍音までの合
成でよいことになる。これにより必要とされるク
ロツク周波数は2.4MHz程度でよい。さらにこの
周波数を下げるためには並列処理することにより
１／２，1/3，…と下げうることは明らかである。
A1SQU（ωT），A2SQU（ωT），……，ANSQU
（ωT）なる重み付けられた波形を発生させ、
各々に対し次数が低い程強いフイルタをかけたと
すれば出力波は F1〔A1SQU（ωT）≒k1 sin ωT F2〔A2SQU（ωT）〕≒k21 sin 2ωT＋k22
sin6ωT 〓 FN〔ANSQU（ωT）〕≒kN1 sin NωT ＋kN2 sin 3NωT ＋kN3 sin 5NωT…… なる波形が取出される。たとえばＮ＝10までの方
形波による合成を試みれば１〜10倍音までの波形
はほぼ完全に再生される。次に高調波ひずみによ
り出力される倍音は12，15，18，…，30倍音と多
くの倍音が発生され、また楽音の音色を決定づけ
ている要因が10倍音程度までであるとすれば得よ
うとする楽音波形は近似的に実現できる。すなわ
ち、従来正弦波合成において30倍音までの合成が
必要とされていたのに対し1/3の10倍音までの合
成でよいことになる。これにより必要とされるク
ロツク周波数は2.4MHz程度でよい。さらにこの
周波数を下げるためには並列処理することにより
１／２，1/3，…と下げうることは明らかである。
第１図は上述の原理に基づく本発明の電子楽器
の実施例の構成を示す説明図である。同図におい
て、１はキーボードであり、61鍵のメイク接点の
キースイツチが１オクターブ12鍵を１ブロツクと
し６つのブロツクに分割されている。すなわち12
行６列のマトリツクス状に配置されている。各キ
ー情報はこのキーコード発生回路２によりブロツ
ク毎に走査され、キーオンのあつたブロツクに関
してはそのブロツク内のキー情報が送出されるま
で一時的にブロツク走査を停止する。さらにブロ
ツク内のキー情報もキーオンされたキーを指定さ
れた優先順位に従い、順次選択出力され、必要と
されるタイムスロツトはオンされたキースイツチ
数とブロツク数とに限定され、たとえば５鍵が押
されているならば１走査タイムスロツトは５＋６
＝11のみである。このキーオン情報は各キースイ
ツチに対応する２進符号化されたキーコードで出
力され、１走査終了を表わすフレーム信号ととも
にキーコードデータアサイナ３に与えられる。キ
ーコードデータアサイナ３は最大同時発音数８チ
ヤンネルを有しており、上記キーコードデータ１
タイムスロツト内を８分割した高速時分割動作を
している。またキーコードデータアサイナ３の制
御動作はフレーム信号時に全て行なわれ、エンベ
ロープ制御信号、すなわち内容有無信号BWS、
リリース信号RS、高速リリース信号FRS、エン
ベロープ終了信号EES等をエンベロープ発生回路
４に、周波数情報であるキーコードデータKCD
をＮ次方形波発生回路７にそれぞれ与えられる。
エンベロープ発生回路４は巡回形デジタルフイル
タで構成され、入力信号とフイルタ特性を決定す
るフイルタ定数を制御することにより所望とする
エンベロープ波形データを出力し、乗算器９に入
力する。方形波発生回路７はキーコードKCDに
より読み出された角速度情報を累算することによ
り基本周期Ｔの方形波信号から1/10の周期Ｔ／10
の方形波信号SQU（Ｎ）を１チヤンネルタイムス
ロツト内に時分割に発生する。一方音を決定する
方形波レベルメモリ部６はタブレツトスイツチ・
ドローバースイツチ５により指定された方形波レ
ベルが計算され方形波レベルメモリ部６より上記
方形波信号と同期してレベル係数値ANが読み出
される。このレベル係数値ANは方形波信号SQU
（Ｎ）により反転ゲートされ重み付けられたＮ次
方形波ANSQU（Ｎ）が時分割的にデジタルフイル
タ部８に入力される。このデジタルフイルタ部８
は巡回形デジタルフイルタより構成されフイルタ
特性を決定するフイルタ定数が各音階と各次数に
よつて読み出し制御され、入力する信号ANSQU
（Ｎ）に対して各々フイルタがかけられ、N〔AN
SQU（Ｎ）〕なる波形が時分割的に出力され乗算
器９に入力する。この乗算器９において各チヤン
ネル、各次数に対し独立にエンベロープが付加さ
れる。乗算器９の出力は累算器ACC１０で各次
数毎に累算され、さらに各チヤンネル毎に累算さ
れ、１サンプル毎の波形ｈ（ｔ）がＤ／Ａ変換器
１１に入力し、音響システム１２を介して楽音が
出力される。
の実施例の構成を示す説明図である。同図におい
て、１はキーボードであり、61鍵のメイク接点の
キースイツチが１オクターブ12鍵を１ブロツクと
し６つのブロツクに分割されている。すなわち12
行６列のマトリツクス状に配置されている。各キ
ー情報はこのキーコード発生回路２によりブロツ
ク毎に走査され、キーオンのあつたブロツクに関
してはそのブロツク内のキー情報が送出されるま
で一時的にブロツク走査を停止する。さらにブロ
ツク内のキー情報もキーオンされたキーを指定さ
れた優先順位に従い、順次選択出力され、必要と
されるタイムスロツトはオンされたキースイツチ
数とブロツク数とに限定され、たとえば５鍵が押
されているならば１走査タイムスロツトは５＋６
＝11のみである。このキーオン情報は各キースイ
ツチに対応する２進符号化されたキーコードで出
力され、１走査終了を表わすフレーム信号ととも
にキーコードデータアサイナ３に与えられる。キ
ーコードデータアサイナ３は最大同時発音数８チ
ヤンネルを有しており、上記キーコードデータ１
タイムスロツト内を８分割した高速時分割動作を
している。またキーコードデータアサイナ３の制
御動作はフレーム信号時に全て行なわれ、エンベ
ロープ制御信号、すなわち内容有無信号BWS、
リリース信号RS、高速リリース信号FRS、エン
ベロープ終了信号EES等をエンベロープ発生回路
４に、周波数情報であるキーコードデータKCD
をＮ次方形波発生回路７にそれぞれ与えられる。
エンベロープ発生回路４は巡回形デジタルフイル
タで構成され、入力信号とフイルタ特性を決定す
るフイルタ定数を制御することにより所望とする
エンベロープ波形データを出力し、乗算器９に入
力する。方形波発生回路７はキーコードKCDに
より読み出された角速度情報を累算することによ
り基本周期Ｔの方形波信号から1/10の周期Ｔ／10
の方形波信号SQU（Ｎ）を１チヤンネルタイムス
ロツト内に時分割に発生する。一方音を決定する
方形波レベルメモリ部６はタブレツトスイツチ・
ドローバースイツチ５により指定された方形波レ
ベルが計算され方形波レベルメモリ部６より上記
方形波信号と同期してレベル係数値ANが読み出
される。このレベル係数値ANは方形波信号SQU
（Ｎ）により反転ゲートされ重み付けられたＮ次
方形波ANSQU（Ｎ）が時分割的にデジタルフイル
タ部８に入力される。このデジタルフイルタ部８
は巡回形デジタルフイルタより構成されフイルタ
特性を決定するフイルタ定数が各音階と各次数に
よつて読み出し制御され、入力する信号ANSQU
（Ｎ）に対して各々フイルタがかけられ、N〔AN
SQU（Ｎ）〕なる波形が時分割的に出力され乗算
器９に入力する。この乗算器９において各チヤン
ネル、各次数に対し独立にエンベロープが付加さ
れる。乗算器９の出力は累算器ACC１０で各次
数毎に累算され、さらに各チヤンネル毎に累算さ
れ、１サンプル毎の波形ｈ（ｔ）がＤ／Ａ変換器
１１に入力し、音響システム１２を介して楽音が
出力される。
第２図は第１図の電子楽器の基本タイミング波
形を示す。φ0はマスタクロツクであり、2.4MHz
である。φ101〜φ110は方形波発生のためのタイム
スロツトであり、方形波信号SQU１〜SQU１０
に対応して10タイムスロツトに時分割されてお
り、１タイムスロツトは1/2400ms（ミリ秒）であ
る。φ21〜φ28はキーコードデータアサイナ３より
出力される時分割キーコードデータTKCDに対
応して８チヤンネル分に時分割されており１タイ
ムスロツトは1/240msである。また、キーコード
発生回路２の動作速度は１キー時間1/30msのタ
イムスロツトであり、このタイミングで全回路は
時分割動作をしている。
形を示す。φ0はマスタクロツクであり、2.4MHz
である。φ101〜φ110は方形波発生のためのタイム
スロツトであり、方形波信号SQU１〜SQU１０
に対応して10タイムスロツトに時分割されてお
り、１タイムスロツトは1/2400ms（ミリ秒）であ
る。φ21〜φ28はキーコードデータアサイナ３より
出力される時分割キーコードデータTKCDに対
応して８チヤンネル分に時分割されており１タイ
ムスロツトは1/240msである。また、キーコード
発生回路２の動作速度は１キー時間1/30msのタ
イムスロツトであり、このタイミングで全回路は
時分割動作をしている。
第３図は第２図の基本タイミング波形発生のた
め、第１図の方形波発生回路７に含まれるクロツ
ク発生回路を示す。マスタクロツク発振器７―１
は2.4MHzのクロツクφ0を出力し、10進カウンタ
７―２に入力しておりデコーダ６―２よりタイミ
ングクロツクφ101〜φ110を出力する。次にカウン
タ７―２の出力パルスφ1は８進カウンタ７―３
に入力しデコーダ７―４よりタイミングクロツク
φ21〜φ28を出力しカウンタ７―３はパルスφ2を出
力し各機能に用いられる。
め、第１図の方形波発生回路７に含まれるクロツ
ク発生回路を示す。マスタクロツク発振器７―１
は2.4MHzのクロツクφ0を出力し、10進カウンタ
７―２に入力しておりデコーダ６―２よりタイミ
ングクロツクφ101〜φ110を出力する。次にカウン
タ７―２の出力パルスφ1は８進カウンタ７―３
に入力しデコーダ７―４よりタイミングクロツク
φ21〜φ28を出力しカウンタ７―３はパルスφ2を出
力し各機能に用いられる。
第４図は本発明の要部に関連しエンベロープ波
形の制御信号を送出するキーコードデータアサイ
ナの詳細な実施例説明図である。
形の制御信号を送出するキーコードデータアサイ
ナの詳細な実施例説明図である。
同図において、第２図で説明したようなタイミ
ングφ21，φ23により第１図のキーコード発生回路
２より送出されるキーコードデータKCDおよび
フレーム信号FSに対しキーコードデータアサイ
ナ３は８倍の速度で動作しており、各チヤンネル
は８つの時分割タイムスロツトに振り分けられて
おり、時分割キーコードデータTKCD、内容有
無信号BWS、リリース信号RS、高速リリース信
号FRSとを出力する。さらに出力信号の変化は
フレーム信号FSのタイムスロツトで行なわれる。
キーコード発生回路２より転送されるキーコード
データKCDはニユーキーコードメモリ３―１と
比較回路３―５に入力する。またキーコードメモ
リ３―４は８倍の速度で動作しており、第２図の
クロツクφ101により時分割キーコードデータ
TKCDが出力されており比較回路３―５に入力
する。SRフリツプフロツプFF１はクロツクφ101
によつてセツトされる。次にキーコードデータ
KCDと時分割キーコードデータTKCDが一致し
た時比較回路３―５は“１”を出力し、アンド回
路Ａ３１を通しタイミングクロツクφ101のタイミ
ングでアンド回路Ａ３２を介しフリツプフロツプ
FF１はリセツトされる。次に一致がない場合、
すなわち新しいキーコードデータKCDがあつた
場合、タイミングクロツクφ109のタイミングでア
ンド回路Ａ３３に入力するフリツプフロツプFF
１のＱ出力は“１”であるからアンド回路Ａ３３
の出力でFIFOメモリで構成されるニユーキーコ
ードメモリ３―１にそのニユーキーコードデータ
がオア回路OR３２を介して書込まれる。このニ
ユーキーコードメモリ３―１はライト・レフトシ
フトレジスタまたはリードライトメモリRAMで
構成することも容易に可能である。またこれらの
動作はオア回路OR３２の出力、すなわちキーコ
ードデータKCDがきた時にのみ動作するように
オア回路OR３２の出力はアンド回路Ａ３２，Ａ
３３に入力されている。このように新しいキーコ
ードデータKCDを検出し、順次ニユーキーコー
ドメモリ３―１に書き込んで一時ストアしてお
く。１周期分のキーコードデータKCDが出力さ
れ終ると、フレーム信号FSが“１”となる。こ
れによりニユーキーコードデータの書き込みが開
始される。オア回路OR３１はキーコードデータ
の有無を検出し内容有無信号BWSを出力する。
この出力のインバータによる反転出力すな
わち空きチヤンネルを示す信号がアンド回路Ａ３
４に入力し、フレーム信号FSが“１”の時セレ
クトゲートSG３―２はニユーキーコードメモリ
３―１の出力を選択しゲートＧ３―３を介してキ
ーコードメモリ３―４に与えられる。またアンド
回路Ａ３４の出力はアンド回路Ａ３５に入力しク
ロツクφ101のタイミングでニユーキーコードメモ
リ３―１が読み出される。これによりニユーキー
コードメモリ３―１にストアされている新しくキ
ーオンされたキーコードデータKCDはフレーム
信号FSが“１”の時キーコードメモリ３―４の
空きチヤンネルに順次書き込まれる。また上記比
較回路３―５の出力はアンド回路Ａ３１を介しオ
ア回路OR３―７に入力しゲートＧ３―８を介し
オンシフトレジスタ３―１２に順次書き込まれ、
この反転出力がアンド回路Ａ３７に入力する。ま
た内容有無信号BWSもアンド回路Ａ３７に入力
しキーオフが検出される。このアンド回路Ａ３７
の出力はフレーム信号FSが“１”の時セレクト
ゲートSG３―１０で選択されゲートＧ３―１１
を介しオフシフトレジスタ３―１２に書き込まれ
る。この出力をリリース信号RSとする。次に第
１図のエンベロープ発生回路４より送出されるエ
ンベロープ終了信号EESはオア回路OR３―１３
を介してゲートＧ３―１４に入力する。このゲー
トＧ３―１４はオフシフトレジスタ３―１２の出
力信号RSが“１”の時開き“０”の時閉じる。
これにより信号RSがあつた時信号EESはEEシフ
トレジスタ３―１５に書き込まれる。EEシフト
レジスタ３―１５の出力はフレーム信号FSと共
にアンド回路Ａ３８に入力し、フレーム信号FS
が“１”の時ゲートＧ３―１１、ゲートＧ３―
３、フリツプフロツプFF２に入力する。これに
より各チヤンネルは“０”が書き込まれリセツト
される。
ングφ21，φ23により第１図のキーコード発生回路
２より送出されるキーコードデータKCDおよび
フレーム信号FSに対しキーコードデータアサイ
ナ３は８倍の速度で動作しており、各チヤンネル
は８つの時分割タイムスロツトに振り分けられて
おり、時分割キーコードデータTKCD、内容有
無信号BWS、リリース信号RS、高速リリース信
号FRSとを出力する。さらに出力信号の変化は
フレーム信号FSのタイムスロツトで行なわれる。
キーコード発生回路２より転送されるキーコード
データKCDはニユーキーコードメモリ３―１と
比較回路３―５に入力する。またキーコードメモ
リ３―４は８倍の速度で動作しており、第２図の
クロツクφ101により時分割キーコードデータ
TKCDが出力されており比較回路３―５に入力
する。SRフリツプフロツプFF１はクロツクφ101
によつてセツトされる。次にキーコードデータ
KCDと時分割キーコードデータTKCDが一致し
た時比較回路３―５は“１”を出力し、アンド回
路Ａ３１を通しタイミングクロツクφ101のタイミ
ングでアンド回路Ａ３２を介しフリツプフロツプ
FF１はリセツトされる。次に一致がない場合、
すなわち新しいキーコードデータKCDがあつた
場合、タイミングクロツクφ109のタイミングでア
ンド回路Ａ３３に入力するフリツプフロツプFF
１のＱ出力は“１”であるからアンド回路Ａ３３
の出力でFIFOメモリで構成されるニユーキーコ
ードメモリ３―１にそのニユーキーコードデータ
がオア回路OR３２を介して書込まれる。このニ
ユーキーコードメモリ３―１はライト・レフトシ
フトレジスタまたはリードライトメモリRAMで
構成することも容易に可能である。またこれらの
動作はオア回路OR３２の出力、すなわちキーコ
ードデータKCDがきた時にのみ動作するように
オア回路OR３２の出力はアンド回路Ａ３２，Ａ
３３に入力されている。このように新しいキーコ
ードデータKCDを検出し、順次ニユーキーコー
ドメモリ３―１に書き込んで一時ストアしてお
く。１周期分のキーコードデータKCDが出力さ
れ終ると、フレーム信号FSが“１”となる。こ
れによりニユーキーコードデータの書き込みが開
始される。オア回路OR３１はキーコードデータ
の有無を検出し内容有無信号BWSを出力する。
この出力のインバータによる反転出力すな
わち空きチヤンネルを示す信号がアンド回路Ａ３
４に入力し、フレーム信号FSが“１”の時セレ
クトゲートSG３―２はニユーキーコードメモリ
３―１の出力を選択しゲートＧ３―３を介してキ
ーコードメモリ３―４に与えられる。またアンド
回路Ａ３４の出力はアンド回路Ａ３５に入力しク
ロツクφ101のタイミングでニユーキーコードメモ
リ３―１が読み出される。これによりニユーキー
コードメモリ３―１にストアされている新しくキ
ーオンされたキーコードデータKCDはフレーム
信号FSが“１”の時キーコードメモリ３―４の
空きチヤンネルに順次書き込まれる。また上記比
較回路３―５の出力はアンド回路Ａ３１を介しオ
ア回路OR３―７に入力しゲートＧ３―８を介し
オンシフトレジスタ３―１２に順次書き込まれ、
この反転出力がアンド回路Ａ３７に入力する。ま
た内容有無信号BWSもアンド回路Ａ３７に入力
しキーオフが検出される。このアンド回路Ａ３７
の出力はフレーム信号FSが“１”の時セレクト
ゲートSG３―１０で選択されゲートＧ３―１１
を介しオフシフトレジスタ３―１２に書き込まれ
る。この出力をリリース信号RSとする。次に第
１図のエンベロープ発生回路４より送出されるエ
ンベロープ終了信号EESはオア回路OR３―１３
を介してゲートＧ３―１４に入力する。このゲー
トＧ３―１４はオフシフトレジスタ３―１２の出
力信号RSが“１”の時開き“０”の時閉じる。
これにより信号RSがあつた時信号EESはEEシフ
トレジスタ３―１５に書き込まれる。EEシフト
レジスタ３―１５の出力はフレーム信号FSと共
にアンド回路Ａ３８に入力し、フレーム信号FS
が“１”の時ゲートＧ３―１１、ゲートＧ３―
３、フリツプフロツプFF２に入力する。これに
より各チヤンネルは“０”が書き込まれリセツト
される。
次に空きチヤンネル数以上に新しくキーがオン
された場合、ニユーキーコードメモリ３―１は全
部のキーコードデータKCDが読み出されること
なくいくつかが残る場合がある。このようにオー
バフローがあつた場合、ニユーキーコードメモリ
３―１の出力に接続されたオア回路OR３３は
“１”を出力しており、フレーム信号のインバー
タを介した反転信号はワンシヨツトマルチバ
イブレータ３―６とアンド回路Ａ３６を介してフ
リツプフロツプFF２をセツトし、オーバフロー
信号TSを出力する。この信号TSによりオーバフ
ロー処理を行なう動作が開始される。
された場合、ニユーキーコードメモリ３―１は全
部のキーコードデータKCDが読み出されること
なくいくつかが残る場合がある。このようにオー
バフローがあつた場合、ニユーキーコードメモリ
３―１の出力に接続されたオア回路OR３３は
“１”を出力しており、フレーム信号のインバー
タを介した反転信号はワンシヨツトマルチバ
イブレータ３―６とアンド回路Ａ３６を介してフ
リツプフロツプFF２をセツトし、オーバフロー
信号TSを出力する。この信号TSによりオーバフ
ロー処理を行なう動作が開始される。
第５図は本発明の要部に関連しエンベロープ波
形の制御信号を送出するオーバフロー制御回路の
実施例説明図である。
形の制御信号を送出するオーバフロー制御回路の
実施例説明図である。
同図において、エンベロープデータEDは第１
図のエンベロープ発生回路４より時分割信号とし
てオア回路OR３４にリリース信号の反転信号
とともに入力し、リリース信号RSが無い時はオ
ール“１”を、リリース信号RSがある場合には
エンベロープデータEDをラツチ回路３―１６と
比較回路３―１７に並列に入力している。ラツチ
回路３―１６はタイミングクロツクφ28によりオ
ア回路OR３５を介して第８番目の時分割チヤン
ネルデータを書き込んでいる。ラツチ回路３―１
６の出力は比較回路３―１７に入力する。次にく
るデータをＢ、ラツチ回路３―１６の出力をＡと
すればＡ＞Ｂの時比較回路３―１７は“１”を出
力し、シフトレジスタを構成するフリツプフロツ
プDF２１に“１”を書き込む。また比較出力は
アンド回路Ａ４０に入力しクロツクφ101をラツチ
回路３―１６に与えデータをＡからＢに書き換え
る。このようにして次々とより小さいエンベロー
プデータEDがラツチ回路３―１６に書き込まれ、
全チヤンネルに対して順番に比較されていく。一
方比較回路３―１７の出力はインバータI10を介
して反転出力がアンド回路Ａ４１２〜Ａ４１８に
入力している。比較回路３―１７より“１”が出
力された時アンド回路Ａ４１２〜Ａ４１８により
フリツプフロツプDF２３〜DF２８に“０”が書
き込まれフリツプフロツプDF２１にのみ“１”
が書き込まれる。比較データはクロツクφ101によ
り順次シフトされ、新しく出力される比較データ
が優先される。
図のエンベロープ発生回路４より時分割信号とし
てオア回路OR３４にリリース信号の反転信号
とともに入力し、リリース信号RSが無い時はオ
ール“１”を、リリース信号RSがある場合には
エンベロープデータEDをラツチ回路３―１６と
比較回路３―１７に並列に入力している。ラツチ
回路３―１６はタイミングクロツクφ28によりオ
ア回路OR３５を介して第８番目の時分割チヤン
ネルデータを書き込んでいる。ラツチ回路３―１
６の出力は比較回路３―１７に入力する。次にく
るデータをＢ、ラツチ回路３―１６の出力をＡと
すればＡ＞Ｂの時比較回路３―１７は“１”を出
力し、シフトレジスタを構成するフリツプフロツ
プDF２１に“１”を書き込む。また比較出力は
アンド回路Ａ４０に入力しクロツクφ101をラツチ
回路３―１６に与えデータをＡからＢに書き換え
る。このようにして次々とより小さいエンベロー
プデータEDがラツチ回路３―１６に書き込まれ、
全チヤンネルに対して順番に比較されていく。一
方比較回路３―１７の出力はインバータI10を介
して反転出力がアンド回路Ａ４１２〜Ａ４１８に
入力している。比較回路３―１７より“１”が出
力された時アンド回路Ａ４１２〜Ａ４１８により
フリツプフロツプDF２３〜DF２８に“０”が書
き込まれフリツプフロツプDF２１にのみ“１”
が書き込まれる。比較データはクロツクφ101によ
り順次シフトされ、新しく出力される比較データ
が優先される。
フリツプフロツプDF２１〜DF２８の出力は並
列入力直列出力形シフトレジスタ３―２０に入力
する。このシフトレジスタ３―２０はタイミング
クロツクφ28の時クロツクφ101により並列入力し、
クロツクφ101により直列出力される。この出力は
リリース中の最小レベルのチヤンネルである時
“１”を出力しオーバフロー信号TSがあつた時Ａ
３９を介して高速リリース信号FRSを出力し、
エンベロープに対して高速リリースを開始する。
これによりエンベロープを強制的に終了させ空き
チヤンネルを作ることにより、オーバフローして
いる新しくオンされたキーコードデータに速かに
書き換える。
列入力直列出力形シフトレジスタ３―２０に入力
する。このシフトレジスタ３―２０はタイミング
クロツクφ28の時クロツクφ101により並列入力し、
クロツクφ101により直列出力される。この出力は
リリース中の最小レベルのチヤンネルである時
“１”を出力しオーバフロー信号TSがあつた時Ａ
３９を介して高速リリース信号FRSを出力し、
エンベロープに対して高速リリースを開始する。
これによりエンベロープを強制的に終了させ空き
チヤンネルを作ることにより、オーバフローして
いる新しくオンされたキーコードデータに速かに
書き換える。
第６図は本発明の要部であるエンベロープ発生
回路の実施例説明図である。
回路の実施例説明図である。
本発明によるエンベロープ発生は入力信号Xo、
出力信号Yoとした時 Yo＝Ｋ（Xo―1−Yo―1）＋Yo―1 なる差分方程式で表わされる巡回形デジタルフイ
ルタの帰還量を数値制御し伝達特性を変化させる
ことによりエンベロープを発生させることを原理
としている。
出力信号Yoとした時 Yo＝Ｋ（Xo―1−Yo―1）＋Yo―1 なる差分方程式で表わされる巡回形デジタルフイ
ルタの帰還量を数値制御し伝達特性を変化させる
ことによりエンベロープを発生させることを原理
としている。
第６図の実施例の回路では入力信号Xo―1、出
力信号Yoとし出力信号Yoのうちエンベロープデ
ータとして使用される部分つまり上位桁をY′oと
した時 Yo＝Ｋ（Xo―1−Y′o―1）＋Yo―1 なる差分方程式で表わされる巡回形デジタルフイ
ルタを使用する構成である。
力信号Yoとし出力信号Yoのうちエンベロープデ
ータとして使用される部分つまり上位桁をY′oと
した時 Yo＝Ｋ（Xo―1−Y′o―1）＋Yo―1 なる差分方程式で表わされる巡回形デジタルフイ
ルタを使用する構成である。
入力信号Xo―1はADSR（アタツク、デイケイ、
サステイーン、リリース）の各状態に応じエンベ
ロープのレベルを制御するように、ADSRレベル
メモリ４―２より順次読み出されるデジタル係数
値であり、また定数Ｋはエンベロープの速度を制
御するようにADSRスピードメモリ４―３より順
次読み出されるデジタル係数値である。
サステイーン、リリース）の各状態に応じエンベ
ロープのレベルを制御するように、ADSRレベル
メモリ４―２より順次読み出されるデジタル係数
値であり、また定数Ｋはエンベロープの速度を制
御するようにADSRスピードメモリ４―３より順
次読み出されるデジタル係数値である。
さらにADSRの状態はADSR検出器４―１によ
り検出され、前記ADSRレベルメモリ４―２と
ADSRスピードメモリ４―３を読み出すよう動作
する。ADSR検出器４―１の入力としては第４図
のキーコードデータアサイナと第５図のオーバフ
ロー制御回路より供給される制御信号すなわち内
容有無信号BWS、リリース信号RS、高速リリー
ス信号FRS、および後述の加算器４―４の出力
の最上位ビツトであり、正負の符号を表わす信号
SBとエンベロープデータのアンド回路Ａ５１を
介し、エンベロープデータが全て１、つまり最大
レベルを検出した出力信号MAXが導入される。
これらの制御信号はADSRの各状態に応じたレベ
ルを記憶するADSRレベルメモリ４―２とエンベ
ロープ速度の係数を記憶する。
り検出され、前記ADSRレベルメモリ４―２と
ADSRスピードメモリ４―３を読み出すよう動作
する。ADSR検出器４―１の入力としては第４図
のキーコードデータアサイナと第５図のオーバフ
ロー制御回路より供給される制御信号すなわち内
容有無信号BWS、リリース信号RS、高速リリー
ス信号FRS、および後述の加算器４―４の出力
の最上位ビツトであり、正負の符号を表わす信号
SBとエンベロープデータのアンド回路Ａ５１を
介し、エンベロープデータが全て１、つまり最大
レベルを検出した出力信号MAXが導入される。
これらの制御信号はADSRの各状態に応じたレベ
ルを記憶するADSRレベルメモリ４―２とエンベ
ロープ速度の係数を記憶する。
ADSRスピードメモリ４―３のアドレスを同時
に制御し各状態に応じたデジタル係数値Xo―1，
Ｋを出力する。
に制御し各状態に応じたデジタル係数値Xo―1，
Ｋを出力する。
ADSRレベルメモリ４―２の出力Xo―1は加算
器４―４に入力する。主カウンタ４―８は補助カ
ウンタ４―７の桁上げ出力を積算するように動作
するカウンタである。ここで補助カウンタ４―７
と主カウンタ４―８はたとえば８チヤンネルの場
合、８段のシフトレジスタと加算器の組合せによ
り、８チヤンネルの累算器（カウンタ）がそれぞ
れ構成され、各チヤンネルのエンベロープ波形は
時分割で演算するように動作する。
器４―４に入力する。主カウンタ４―８は補助カ
ウンタ４―７の桁上げ出力を積算するように動作
するカウンタである。ここで補助カウンタ４―７
と主カウンタ４―８はたとえば８チヤンネルの場
合、８段のシフトレジスタと加算器の組合せによ
り、８チヤンネルの累算器（カウンタ）がそれぞ
れ構成され、各チヤンネルのエンベロープ波形は
時分割で演算するように動作する。
ここで補助カウンタ４―７を主カウンタ４―８
の前に設けたのは、乗算器の精度を上げる（大規
模な乗算器となる）ことなく、立上り立下り時間
の長いエンベロープ波形を実現させるためであ
る。
の前に設けたのは、乗算器の精度を上げる（大規
模な乗算器となる）ことなく、立上り立下り時間
の長いエンベロープ波形を実現させるためであ
る。
この主カウンタ４―８からの１カウント前のエ
ンベロープデータY′o―1が反転回路４―９を介し
―Y′o―1として加算器４―４に加えられる。これ
により加算器４―４はXo―1―Y′o―1なるデータ
を出力する。この時出力は絶対値｜Xo―1―
Y′o―1｜で出力され乗算器４―５に入力する。ま
た符号を示すビツトSBが補数器４―６に与えら
れる。次に乗算器４―５によりADSRスピード係
数Ｋが掛けられＫ｜Xo―1―Y′o―1｜を出力し、
補数器４―６よりＫ（Xo―1―Y′o―1）が出力され
る。
ンベロープデータY′o―1が反転回路４―９を介し
―Y′o―1として加算器４―４に加えられる。これ
により加算器４―４はXo―1―Y′o―1なるデータ
を出力する。この時出力は絶対値｜Xo―1―
Y′o―1｜で出力され乗算器４―５に入力する。ま
た符号を示すビツトSBが補数器４―６に与えら
れる。次に乗算器４―５によりADSRスピード係
数Ｋが掛けられＫ｜Xo―1―Y′o―1｜を出力し、
補数器４―６よりＫ（Xo―1―Y′o―1）が出力され
る。
この出力は補助カウンタ４―７に入力し、次の
累算クロツクにより主カウンタ４―８と補助カウ
ンタ４―７が現在保持している値Yo―1に加算さ
れ、１カウント後に主カウンタ４―８と補助カウ
ンタ４―７よりYoとしてYo＝Ｋ（Xo―1―Y′o―1）
＋Yo―1が出力される。また、エンベロープ波形
データとしては補助カウンタ４―７の出力は切捨
られ、主カウンタ４―８の出力だけがエンベロー
プデータとして使用される。信号SBはエンベロ
ープが立下りの時“１”を出力する。またエンベ
ロープが最高レベルのオール“１”となつた時ア
ンド回路Ａ５１より信号MAX＝“１”が出力さ
れる。
累算クロツクにより主カウンタ４―８と補助カウ
ンタ４―７が現在保持している値Yo―1に加算さ
れ、１カウント後に主カウンタ４―８と補助カウ
ンタ４―７よりYoとしてYo＝Ｋ（Xo―1―Y′o―1）
＋Yo―1が出力される。また、エンベロープ波形
データとしては補助カウンタ４―７の出力は切捨
られ、主カウンタ４―８の出力だけがエンベロー
プデータとして使用される。信号SBはエンベロ
ープが立下りの時“１”を出力する。またエンベ
ロープが最高レベルのオール“１”となつた時ア
ンド回路Ａ５１より信号MAX＝“１”が出力さ
れる。
またエンベロープ信号がオール“０”となつた
時ノア回路NOR４０より信号MIN＝“１”が出
力され、リリース信号RSとともにアンド回路Ａ
５２に入力され、エンベロープが終了したことを
示すエンベロープ終了信号EESが出力され前述の
第４図のキーコードデータアサイナに与えられ
る。
時ノア回路NOR４０より信号MIN＝“１”が出
力され、リリース信号RSとともにアンド回路Ａ
５２に入力され、エンベロープが終了したことを
示すエンベロープ終了信号EESが出力され前述の
第４図のキーコードデータアサイナに与えられ
る。
第７図は第６図におけるADSR検出回路４―１
の詳細な回路例である。
の詳細な回路例である。
第４図のキーコードデータアサイナからの内容
有無信号BWSとリリース信号RSを夫々アンド回
路Ａ５３とＡ５５を介してメモリ読出し用のアタ
ツクＡ、リリースＲ制御信号とする。また第６図
の加算器４―４からの信号SBと主カウンタ４―
８からアンド回路Ａ５１を通した出力をオア回路
OR４０を経てアンド回路Ａ５４を介しメモリ読
出し用のデイケイ（Ｄ）制御信号とし、第５図の
オーバフロー制御回路からの高速リリース信号
FRSはそのままメモリ読出し用の高速リリース
FR制御信号とする。アンド回路Ａ５３はBWS以
外の３入力のOR４０の出力、RS，FRSは反転信
号とし、アンド回路Ａ５４はOR４０の出力以外
の２入力RS，FRSは反転信号とし、アンド回路
Ａ５５はRSの他の入力FRSを反転信号としてい
る。
有無信号BWSとリリース信号RSを夫々アンド回
路Ａ５３とＡ５５を介してメモリ読出し用のアタ
ツクＡ、リリースＲ制御信号とする。また第６図
の加算器４―４からの信号SBと主カウンタ４―
８からアンド回路Ａ５１を通した出力をオア回路
OR４０を経てアンド回路Ａ５４を介しメモリ読
出し用のデイケイ（Ｄ）制御信号とし、第５図の
オーバフロー制御回路からの高速リリース信号
FRSはそのままメモリ読出し用の高速リリース
FR制御信号とする。アンド回路Ａ５３はBWS以
外の３入力のOR４０の出力、RS，FRSは反転信
号とし、アンド回路Ａ５４はOR４０の出力以外
の２入力RS，FRSは反転信号とし、アンド回路
Ａ５５はRSの他の入力FRSを反転信号としてい
る。
このような条件によりADSR検出回路４―１の
出力がADSRレベルメモリ４―２とADSRスピー
ドメモリ４―３のアドレスとして入力しデジタル
係数値Xo―1、Ｋが読み出され所定の値にセツト
される。
出力がADSRレベルメモリ４―２とADSRスピー
ドメモリ４―３のアドレスとして入力しデジタル
係数値Xo―1、Ｋが読み出され所定の値にセツト
される。
第８図は第６図のエンベロープ発生回路により
発生したエンベロープ波形例を示したものであ
る。
発生したエンベロープ波形例を示したものであ
る。
同図ａは、発音中であることを示すBWS信号
により、所定のスピードA0で最高レベル（この
場合オール“１”）までアタツクＡを開始する。
次に最高レベルに達した時、アンド回路Ａ５１の
出力が“１”となりデイケイスピードD0でデイ
ケイＤを開始する。アンド回路Ａ５１の出力はす
ぐに“０”となるが、この時SB信号が“１”と
なりデイケイが続行される。デイケイは、サステ
インレベルＳまで続く。
により、所定のスピードA0で最高レベル（この
場合オール“１”）までアタツクＡを開始する。
次に最高レベルに達した時、アンド回路Ａ５１の
出力が“１”となりデイケイスピードD0でデイ
ケイＤを開始する。アンド回路Ａ５１の出力はす
ぐに“０”となるが、この時SB信号が“１”と
なりデイケイが続行される。デイケイは、サステ
インレベルＳまで続く。
次にキーがオフされた時、RS信号が出力され、
リリーススピードR0でリリースＲが開始される。
リリースが終了（この場合オール“０”）すると、
エンベロープ発生終了を示すEES信号が出力さ
れ、エンベロープを完了する。このようにして、
ADSR波形が発生される。同図ｂは所定スピード
でアタツクＡし最高値オール“１”に達し所定時
間後リリースＲしたAR波形であり、同図ｃは所
定スピードのアタツクＡが最高値に達する前の設
定レベルでデイケイＤに移り所定のスピードでデ
イケイさせたAD波形である。このようにADSR
のアドレスを読出し所定のレベルとスピードを設
定することにより多様なエンベロープを容易に発
生することができるものである。すなわち、入力
信号A0，D0，S0，R0より成る方形波形の組合せ
に対し曲線の組合せより成るエンベロープ波形を
形成するものでいわゆるフイルタ特性を有するも
のである。
リリーススピードR0でリリースＲが開始される。
リリースが終了（この場合オール“０”）すると、
エンベロープ発生終了を示すEES信号が出力さ
れ、エンベロープを完了する。このようにして、
ADSR波形が発生される。同図ｂは所定スピード
でアタツクＡし最高値オール“１”に達し所定時
間後リリースＲしたAR波形であり、同図ｃは所
定スピードのアタツクＡが最高値に達する前の設
定レベルでデイケイＤに移り所定のスピードでデ
イケイさせたAD波形である。このようにADSR
のアドレスを読出し所定のレベルとスピードを設
定することにより多様なエンベロープを容易に発
生することができるものである。すなわち、入力
信号A0，D0，S0，R0より成る方形波形の組合せ
に対し曲線の組合せより成るエンベロープ波形を
形成するものでいわゆるフイルタ特性を有するも
のである。
以上説明したように、本発明によれば、巡回形
デジタルフイルタを用い、エンベロープ波形の
ADSRに応じて順次それらの波形レベルを制御す
るエンベロープレベル記憶装置と、フイルタ定数
を記憶しADSRに応じて順次エンベロープ速度を
制御するエンベロープ速度記憶装置を具え、これ
らの各記憶装置の出力データで巡回形デジタルフ
イルタの伝達特性を制御することにより所要のエ
ンベロープ波形を発生しうるものである。このよ
うにして、従来のアナログ式のエンベロープ波形
発生方式に比し多様性に富み、デジタル式のエン
ベロープ波形発生方式に比較してメモリ容量も少
なく構成を簡単化して制御を容易にすることがで
きるものである。
デジタルフイルタを用い、エンベロープ波形の
ADSRに応じて順次それらの波形レベルを制御す
るエンベロープレベル記憶装置と、フイルタ定数
を記憶しADSRに応じて順次エンベロープ速度を
制御するエンベロープ速度記憶装置を具え、これ
らの各記憶装置の出力データで巡回形デジタルフ
イルタの伝達特性を制御することにより所要のエ
ンベロープ波形を発生しうるものである。このよ
うにして、従来のアナログ式のエンベロープ波形
発生方式に比し多様性に富み、デジタル式のエン
ベロープ波形発生方式に比較してメモリ容量も少
なく構成を簡単化して制御を容易にすることがで
きるものである。
第１図は本発明の電子楽器の実施例の概略構成
説明図、第２図、第３図は第１図の電子楽器に用
いる基本タイミング波形とその発生回路、第４
図、第５図はエンベロープ波形の制御信号を送出
するそれぞれキーコードデータアサイナとオーバ
フロー制御回路の詳細な実施例説明図、第６図は
本発明の要部であるエンベロープ発生回路の詳細
な実施例説明図、第７図は第６図の実施例の要部
の回路図、第８図は第６図の実施例の効果を示す
説明図であり、図中、１はキーボード（スイツチ
マトリツクス）、２はキーコード発生回路、３は
キーコードデータアサイナ、３―１はニユーキー
コードメモリ、３―４はキーコードメモリ、３―
５は比較回路、３―１６はラツチ回路、３―１７
は比較回路、３―２０はシフトレジスタ、４はエ
ンベロープ発生回路、４―１はADSR検出器、４
―２はADSRレベルメモリ、４―３はADSRスピ
ードメモリ、４―４は加算器、４―５は乗算器、
４―６は補数器、４―７は補助カウンタ、４―８
は主カウンタ、４―９は反転回路、５はタブレツ
ト・ドローバースイツチ、６は方形波レベルメモ
リ部、７は方形波発生回路、８はデジタルフイル
タ部、９は乗算器、１０は累算器、１１はＤ／Ａ
変換器、１２は音響システムを示す。
説明図、第２図、第３図は第１図の電子楽器に用
いる基本タイミング波形とその発生回路、第４
図、第５図はエンベロープ波形の制御信号を送出
するそれぞれキーコードデータアサイナとオーバ
フロー制御回路の詳細な実施例説明図、第６図は
本発明の要部であるエンベロープ発生回路の詳細
な実施例説明図、第７図は第６図の実施例の要部
の回路図、第８図は第６図の実施例の効果を示す
説明図であり、図中、１はキーボード（スイツチ
マトリツクス）、２はキーコード発生回路、３は
キーコードデータアサイナ、３―１はニユーキー
コードメモリ、３―４はキーコードメモリ、３―
５は比較回路、３―１６はラツチ回路、３―１７
は比較回路、３―２０はシフトレジスタ、４はエ
ンベロープ発生回路、４―１はADSR検出器、４
―２はADSRレベルメモリ、４―３はADSRスピ
ードメモリ、４―４は加算器、４―５は乗算器、
４―６は補数器、４―７は補助カウンタ、４―８
は主カウンタ、４―９は反転回路、５はタブレツ
ト・ドローバースイツチ、６は方形波レベルメモ
リ部、７は方形波発生回路、８はデジタルフイル
タ部、９は乗算器、１０は累算器、１１はＤ／Ａ
変換器、１２は音響システムを示す。
Claims (1)
- 【特許請求の範囲】 １ 鍵の数より少ない複数の発音チヤンネルを有
し、鍵の押鍵、離鍵を検出し前記複数の発音チヤ
ンネルのいずれかに割当てると共に、時分割にて
前記複数の発音チヤンネルに対応する押鍵、離鍵
信号を発生するキーアサイナを有する電子楽器に
おいて、 第１及び第２の入力を有し、該第１の入力と第
２の入力との差をとり、その差の絶対値と前記第
１の入力が前記第２の入力より大のとき正を表わ
すサインビツトを出力する減算手段と、４―９，
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670676A JPS5370812A (en) | 1976-12-07 | 1976-12-07 | Electronic musical instrument |
| US05/856,359 US4185529A (en) | 1976-12-02 | 1977-12-01 | Electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670676A JPS5370812A (en) | 1976-12-07 | 1976-12-07 | Electronic musical instrument |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5370812A JPS5370812A (en) | 1978-06-23 |
| JPH0135357B2 true JPH0135357B2 (ja) | 1989-07-25 |
Family
ID=15413692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14670676A Granted JPS5370812A (en) | 1976-12-02 | 1976-12-07 | Electronic musical instrument |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5370812A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045296A (ja) * | 1983-08-22 | 1985-03-11 | カシオ計算機株式会社 | 電子楽器 |
| JP2603071B2 (ja) * | 1986-11-15 | 1997-04-23 | ヤマハ株式会社 | エンベロープ制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102710A (en) * | 1976-02-25 | 1977-08-29 | Nippon Gakki Seizo Kk | Functional wave generator for electronic instrument |
-
1976
- 1976-12-07 JP JP14670676A patent/JPS5370812A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5370812A (en) | 1978-06-23 |
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