JPH0135438B2

JPH0135438B2 -

Info

Publication number: JPH0135438B2
Application number: JP60008736A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-01-21
Filing date: 1985-01-21
Publication date: 1989-07-25
Also published as: JPS60167192A

Description

【発明の詳細な説明】この発明は、メモリ読み出し時に現われるハザ
ードを解消した半導体メモリに関する。

一般に、半導体メモリは、多数のメモリセル
と、それを指定するアドレスデコーダ、読み出さ
れたデータを出力する出力回路等の周辺回路から
構成されている。このような半導体メモリから、
メモリセルに記憶された内容を読み出すために、
アドレスデータを入力し、アドレス指定を行い、
メモリセルを選択する必要がある。この時アドレ
スデータが変化した際に、過渡的に、正しくない
データを出力してしまう現象、すなわち、ハザー
ドが起こる場合がある。

具体的には、デコーダによつて選択されたメモ
リセルのデータは「１」、「０」をセンスアンプで
判別し、それを出力回路で外部へ出力している。
しかしながら、このような回路では、一般に、メ
モリセルの接続される列線の電位を「１」、「０」
に判断して、メモリセルの記憶情報としてそのま
ま出力している。そのため、デコーダの出力の変
化時に、どのメモリセルも指定されない状態、あ
るいは、２つ以上のメモリセルを同時に選択して
しまうような場合が発生する。この時、列線の電
位は不安定となり、第１図Ａ〜Ｄに示すように、
一度違つたデータを出力する場合がある。すなわ
ち、同図ＡおよびＢに示すように、「１」レベル
から「０」レベルに移る場合、逆に「０」レベル
から「１」レベルに移る遷移状態で、瞬間的に一
度異なつたデータを発生する場合がある。また、
同図ＣおよびＤに示すように、「１」から「１」
または「０」から「０」というように、同り論理
レベルのデータを出力する場合にも、一度異なつ
たデータを瞬間的に発生する場合がある。また、
基板電位が不安定になつた場合も、このようなハ
ザードが発生する場合がある。

この発明は、上記のような事情に鑑みなされた
もので、メモリ出力のハザードを解消し、メモリ
の出力回路に接続される外部回路の誤動作を確実
に防止することができるようにした半導体メモリ
を提供することを目的とする。

以下、図面を参照してこの発明の一実施例を説
明する。

第２図はその概略的な構成を示したものであ
る。同図において１１はメモリセルアレイで、行
線Ro〜Rnおよび列線Io〜Imでマトリツクス状に
した各交差部に、メモリセル（たとえばMS）が
設けられている。このメモリセルを選択するのが
行および列デコーダ１２，１３である。行デコー
ダ１２は、図示しないCPU等から供給されるア
ドレスデータAn〜Aiにより行線Ro〜Rnのいず
れかを指定する。一方、列デコーダ１３は、列指
定線Co〜Cmのいずれかを指定する。この列指定
線Co〜Cmは、それぞれエンハンスメント型
MOSトランジスタTo〜Tmのゲートに接続され
ている。このトランジスタTo〜Tmのソース・
ドレインパスの片方は、それぞれ列線lo〜lmに
接続されている。そして、他方は節点Ｓで共通接
続されており、上記トランジスタTo〜Tmで列
ゲート回路１４を構成している。したがつて、例
えば行線Roが指定され、列指定線Coが指定され
たとすると、トランジスタToが導通状態となり、
列線Ioと行線Roの交差部に位置するメモリセル
MSの記憶データが上記節点Ｓに導かれる状態と
なる。そして、この節点Ｓの電位を列ゲート回路
１４からの出力信号Ｈとして出力回路１５に供給
する。この出力回路１５は、節点Ｓの電位を検知
し、波形整形および増幅等を行ない、出力信号Ｄ
として出力端子OUTから選択されたメモリセル
のデータ内容を出力するようになつている。この
出力回路１５には、さらに、アドレスデータAo
〜Aiの変化に応じてパルスを発生するパルス発
生回路１６からの信号Ｂが供給されている。

上記出力回路１５は例えば第３図に示すように
構成されている。すなわち、列ゲート回路１４か
らの出力信号Ｈはセンスアンプ１５１に供給され
る。このセンスアンプ１５１は、インバータ１５
２および、デプレツシヨン型トランジスタ１５３
から構成されている。なお上記インバータ１５２
は、電源V_cおよびアース間にデイスプレツシヨ
ン型およびエンハンスメント型トランジスタを直
列に接続したものである。センスアンプ１５１の
出力信号はインバータ１５４に供給されている。
このインバータ１５４からの出力信号は、エンハ
ンスメント型トランジスタ１５５、およびインバ
ータ１５６に供給される。上記トランジスタ１５
５は、ソースがアース接続されており、ゲートに
前記パルス発生回路１６からの出力信号Ｂが供給
されている。すなわち、信号Ｂが「１」レベルの
状態では、トランジスタ１５５が導通状態とな
り、インバータ１５４の出力が強制的にアース電
位近辺つまり、「０」レベルとされる。インバー
タ１５６の出力信号は、インバータ１５７および
イネイブル端子をもつ回路１５８のデイプレツシ
ヨン型トランジスタ１５９のゲートに供給され
る。この回路１５８は、電源V_cおよびアース間
にエンハンスメント型トランジスタ１６０、デイ
スプレツシヨン型トランジスタ１５９、エンハン
スメント型トランジスタ１６１が直列に接続され
た構成になつている。上記トランジスタ１６０の
ゲートには、この半導体メリが選択された状態で
「１」レベルとなるチツプセレクト信号CSが供給
されている。また、トランジスタ１６１のゲート
には、インバータ１５７の出力信号が供給されて
いる。すなわち、この回路１５８は、チツプセレ
クト信号が「１」レベルの状態で動作状態となる
もので、インバータ１５７の出力信号を反転して
出力する。さらにインバータ１５６および１５７
の出力信号は、回路１５８と同様に構成される回
路１６２に供給されており、チツプ選択信号CS
が「１」の状態で、インバータ１５６の出力信号
を回路１６２で反転して出力する。そして、回路
１５８，１６２の出力信号Ｐ，Ｑはそれぞれ、エ
ンハンスメント型トランジスタ１６３，１６４の
ドレインに、またエンハンスメント型トランジス
タ１６５，１６６のゲートに供給されている。上
記トランジスタ１６３，１６４はそれぞれソース
がアース接続されており、ゲートにチツプ選択信
号CSの反転信号が供給されている。また、ト
ランジスタ１６５，１６６は電源V_cおよびアー
ス間に直列に接続されており、その接続点の電位
を出力信号Ｄとして端子OUTから出力するよう
になつている。

すなわち、チツプセレクト信号CSが「０」の
状態では、信号が「１」となり、トランジス
タ１６３，１６４が導通状態とされ、出力バツフ
アトランジスタ１６５，１６６のゲートは共に
「０」レベルとなるので、トランジスタ１６５，
１６６は非導通状態で出力信号Ｄはフローテイン
グ状態となる。つまり、このメモリが非選択の状
態となる。

また、チツプセレクト信号CSが「１」の状態
では回路１５８，１６２が動作状態にあり、その
出力信号Ｐ，Ｑによりトランジスタ１６５，１６
６がオン・オフ制御され、出力信号Ｄのレベルが
決定される。つまり、このメモリが選択された状
態になつている。

すなわち、このように構成される出力回路１５
において、信号CSが「１」の選択状態で、前記
列ゲート回路１４からの出力信号Ｈ、つまり選択
されたメモリセルの記憶情報が、例えば「０」の
時、センスアツプ１５１の出力は「０」として、
インバータ１５４に入力される。このインバータ
１５４の出力は、パルス発生回路１６からの信号
Ｂが「０」の状態で、「１」となる。そして、イ
ンバータ１５６，１５７及び回路１５８でそれぞ
れ反転され、信号Ｐは「０」となり、トランジス
タ１６５をオフ状態とする。また、「１」レベル
であるインバータ１５４の出力は、インバータ１
５６、回路１６２でそれぞれ反転され、信号Ｑは
「１」となり、トランジスタ１６６をオン状態と
する。したがつて、出力信号Ｄは「０」となる。

ここで、第４図に示すように、アドレスデータ
Ao〜Aiが変化し、たとえば記憶内容が「０」の
他のメモリセルが選択される状態となると、パル
ス発生回路１６からの信号Ｂが一定期内例えば、
信号Ｈに選択されたメモリセルの情報が現われる
まで「１」レベルとなる。したがつて、インバー
タ１５４の出力は強制的に「０」レベルとされ、
その期間前記インバータ１５４の出力が「１」レ
ベルであつた場合とは逆に、信号Ｐは「１」に、
信号Ｑは「０」になり、出力信号Ｄは「１」とな
る。そのため、信号Ｈにハザードが生じていたと
しても、出力信号Ｄは、信号Ｂの「１」レベルと
なつているパルス幅分だけ強制的に「１」レベル
とされる。したがつて、信号Ｄにはハザードが生
じない。同様に、アドレスデータAo〜Aiの変化
に応じて、信号Ｈが「０」から「１」に変化する
時にハザードが表われていたとしても、信号Ｂに
より、信号Ｄは強制的に「１」レベルとされるの
でハザードは生じない。また、同様に信号Ｈが
「１」から「１」になる場合にも出力信号Ｄにハ
ザードが生じないことになる。

このように、アドレス変化時に、出力信号Ｄの
レベルを強制的に「１」レベルとするため、信号
Ｄにはハザードが生じない。その結果、信号Ｄ
は、一度「１」レベルとなつた後、メモリセルの
記憶情報が出力されることになる。

また、このようにすると、アドレス入力が変化
した時、出力端子OUTは「１」になるため、急
激に出力を「１」にする必要はなく、選択された
メモリセルのデータが信号Ｈとして出力されるま
でに「１」になつていればよい。

一般に半導体メモリの出力端子においては、そ
の出力端子が供給すべき、電流が決められてい
る。この出力電流は「０」が出力される時、出力
端子が0.45Vで、2.1mA程度であるのに対して
「１」が出力される時は、出力が2.4Vの時400μA
程度でよい。これは、この出力端子に、１つの
TTLが接続されることを想定していることによ
る。

このためトランジスタ１６５は、トランジスタ
１６６に比べて、前記電流供給だけを考えれば充
分小さくてよいはずである。ところが、従来この
トランジスタ１６５は、１６６とほとんど同じく
らいの寸法のトランジスタで出来ている。これ
は、この出力端子には通常150PFの大きな容量が
付加されるため、出力を「１」あるいは「０」に
する時、この容量を充放電しなければならない。
このため、出力段のトランジスタ１６５も充分電
流供給能力がないと、出力が「１」レベルになる
までに時間がかかり、メモリの読み出し速度が遅
くなる。このため出力を急速に「１」レベルにし
たいため、このトランジスタ１６５の寸法も大き
くしてあるわけである。

ところが、第３図の様にしておけば、アドレス
入力が変化した時、一度出力は「１」レベルとな
るように設定される。今、選択されたメモリセル
が「１」レベルの出力される情報を記憶していた
とする。アドレス変化にともない信号Ｂが「１」
になり、インバータ１５４の出力は強制的に
「０」レベルとされ、出力Ｄは「１」になる。そ
して、信号Ｈがメモリセルの情報「１」になり、
信号Ｂが「０」になつたとしても、インバータ１
５４の出力は、信号Ｈが「１」のため「０」にな
つたままである。このため出力Ｄは「１」のまま
である。すなわち、出力Ｄはアドレス入力が変化
してからすぐ「１」レベルにもつていかれるわけ
で、従来の様にメモリセルの情報を検出してから
急激に「１」レベルにする必要はなくなり、前記
した様に、出力端子が2.4Vで400μAの電流能力を
持つ様にトランジスタ１６５を作ればよく、従来
よりもこのトランジスタの寸法を小さく出来、ま
た、このトランジスタ１６５が小さくなれば、回
路１５８も寸法的に小さくなり、この半導体メモ
リの出力回路自体が小さく構成出来るようにな
る。

次に、パルス発生回路１６の具体例を第５図に
示す。このパルス発生回路１６は、アドレスデー
タAo〜Aiそれぞれが対応して供給されている発
生回路１７ｏ〜１７ｉを備えている。この発生回
路１７ｏ〜１７ｉはそれぞれ、対応したアドレス
データAo〜Aiの論理レベルが変化した時に、そ
れぞれパルス信号Bo〜Biを発生する。この信号
Bo〜Biはノア回路１８に供給され、信号とし
て出力し、さらに、インバータ１９を介して信号
Ｂとして出力するように構成されている。上記発
生回路１７ｏ〜１７ｉは、同様に構成されている
もので、例えば発生回路１７ｏを第６図に取り出
して示す。アドレスデータAoは、インバータ２
０，２１，２２，２３でそれぞれ反転され、イン
バータ２３の出力信号A′oは、トランジスタ２４
のソースに供給される。また、アドレスデータ
Aoは、インバータ２０，２１，２５でそれぞれ
反転され、インバータ２５の出力信号′ｏは、
トランジスタ２６のソースに供給される。また、
信号′ｏは、インバータ２７で反転され、トラ
ンジスタ２８およびコンデンサ２９により遅延さ
れ、インバータ３０に供給される。そして、イン
バータ３０でさらに反転され、トランジスタ３１
およびコンデンサ３２でさらに遅延され、インバ
ータ３３に供給される。このインバータ３３の出
力信号ｘは、前記トランジスタ２６のゲートに供
給すると共に、インバータ３４に供給される。イ
ンバータ３４の出力信号ｙは、前記トランジスタ
２４のゲートに供給され、このトランジスタ２４
とトランジスタ２６のそれぞれのドレインを接続
し、その接続点の電位を信号Boとして出力する
ようにしている。

このように構成されるパルス発生回路１６にあ
つては、例えば第７図に示すように、アドレスデ
ータAoが、「０」「１」「０」と変化する時に、信
号A′oも同様に「０」「１」「０」と変化する。ま
た信号′ｏは、信号Aoを反転した形となつてい
る。信号ｘは、トランジスタ２８、コンデンサ２
９およびトランジスタ３１、コンデンサ３２で遅
延されるため、信号A′oを遅延した形となつてい
る。また、信号ｙは、信号ｘを反転した形となつ
ている。そして、信号ｙが「１」レベルの間、ト
ランジスタ２４がオン状態となつているので、信
号A′oの論理レベル状態が信号Boとして出力され
るようになる。また、信号ｘが「１」レベルの
間、トランジスタ２６がオン状態となつているの
で、信号′ｏの論理レベル状態が信号Boとして
出力される。したがつて、信号Boは、第７図に
示すように信号A′oがトランジスタ２８、コンデ
ンサ２９およびトランジスタ３１、コンデンサ３
２で遅延された時間分だけ、信号Boを「１」レ
ベルとする。すなわち、信号Boは、アドレスデ
ータAoが変化した時に、一定時間（BT）だけ
「１」レベルとなり、それによつてパルスが発生
されたことになる。そして、信号Boが反転され
た形で信号が出力され、さらに反転して信号Ｂ
が出力されるようになる。同様に、アドレスデー
タA₁〜Aiが変化した時にも、信号Ｂとしてパル
スが発生される。

第８図は、第３図に示した前記出力回路１５に
係る他の応用例を示すもので、出力回路１５と同
一部分は同一符号をもつて示している。前記出力
回路１５の実施例では、パルス発生回路１６から
の信号Ｂがゲートに供給されているエンハンスメ
ント型トランジスタ１５５を、第８図において破
線で示すようにインバータ１５４の出力に対して
設けるようにした。しかし、トランジスタ１５５
と同様のトランジスタを、センスアンプ１５１の
出力に対して、トランジスタ１５５ａを、あるい
は、インバータ１５６の出力に対してトランジス
タ１５５ｂを設けるようにしてもよい。この場
合、パルス信号Ｂが「１」レベルとなつている
間、出力信号Ｄは強制的に「０」レベルとなり、
その後選択されたメモリセルのデータが出力され
る。

すなわち、トランジスタ１５５と同様のトラン
ジスタは、列ゲート回路１４からの信号を、出力
端子OUTに出力するまでの、伝達線のどこにで
も設けてもよいものである。また、トランジスタ
１５５は信号Ｂが「１」の時に導通状態となりア
ース接続されるようにしたが、これは電源V_cと
接続されるようにしてもよい。

第９図は、前記出力回路１５の他の実施例を示
すもので、センスアンプからの信号は、エンハン
スメント型トランジスタ４０のソースに供給され
る。このトランジスタ４０のゲートには、パルス
発生回路１６からの信号が供給されている。ま
た、この信号は、インバータ４１で反転され、
エンハンスメント型トランジスタ４２のゲートに
供給される。上記信号が「１」レベルの状態で
トランジスタ４０はオン状態となり、センスアン
プからの信号をインバータ４３，４４でそれぞれ
反転する。また、信号が「０」レベルの状態で
は、トランジスタ４２がオン状態となり、インバ
ータ４４の出力と、トランジスタ４０のドレイン
およびインバータ４３の入力間にフイードバツク
パスが形成される。したがつて、インバータ４４
における前の出力が、そのまま保持される状態と
なる。すなわち、図中一点鎖線で囲んだ部分は一
種のラツチ回路（記憶回路）３９を形成してい
る。

インバータ４４の出力は、インバータ４５で反
転され、イネイブル端子をもつ回路４６へ供給さ
れる。この回路４６は、チツプ選択信号CSが
「１」レベルの時インバータ４５の出力の反転動
作を行ない、その出力を出力バツフアトランジス
タ４７のゲートに供給する。また、インバータ４
４の出力は回路４８に供給され、チツプ選択信号
CSが「１」レベルの時、反転され出力バツフア
トランジスタ４９のゲートに供給される。トラン
ジスタ４７，４９は、電源V_cおよびアース間に
直列に接続され、その接続点の電位を出力信号Ｄ
として、出力端子OUT′から出力するようにして
いる。

すなわち、このような出力回路にあつては、チ
ツプ選択信号CSが「０」レベルの時、つまり、
その反転信号が「１」レベルの時、トランジ
スタ５０，５１がオン状態となり、出力バツフア
トランジスタ４７，４９のゲートは共に「０」レ
ベルの状態となり、出力はフローテイング状態と
なつて、非選択の状態となつている。

また、チツプ選択信号CSが「１」レベルの状
態では、例えば第１０図Ａに示すように、アドレ
スデータA₀〜Aiの変化に応じて、メモリセルの
データが、信号Ｈとして、「１」「０」「０」と出
力される場合を考える。この時センスアンプから
のデータの変わり目でハザードが図のように生じ
ていたとする。一方、パルス発生回路１６からの
信号は、通常は「１」レベルでセンスアンプか
らのデータと同レベルの信号を出力信号Ｄとして
この出力回路は出力する。たとえば、センスアン
プからのデータが「１」レベルとすると、インバ
ータ４４の出力は「１」となり、回路４６の出力
も「１」となり、回路４８の出力は「０」となつ
ているので、出力信号Ｄは「１」となる。この
時、アドレスデータAo〜Aiが変化して、信号
が「０」レベルとなつた時、インバータ４１の出
力Ｂが「１」となり、トランジスタ４２がオン状
態となる。したがつて、前記したようにインバー
タ４４の出力と、トランジスタ４０のドレインイ
ンバータ４３の入力間で、フイードバツクパスが
形成され、インバータ４４の出力は「１」に保持
される。そして、信号が「１」レベルに戻る
と、センスアンプからのテータと同レベルの信号
が出力信号Ｄとして出力されるようになる。すな
わち、アドレスデータAo〜Aiが変化して、新た
なメモリセルが選択され、センスアンプの出力に
新たなメモリセルのデータが現われる時に、信号
Ｂを一定期間「０」レベルとして、前のメモリセ
ルのデータを保持出力するようにしているので、
たとえセンスアンプの出力にハザードが生じてい
たとしても、出力信号Ｄにはハザードは生じな
い。

この出力回路の実施例の場合、信号，Ｂの電
圧波形は、第１０図Ｂに示すような′，B′でも
よい。すなわち、アドレスデータ変化後、信号Ｈ
が十分に安定した状態の時に、信号′を「１」
レベルとして、その信号Ｈのレベルを上記アドレ
スデータ変化後の所定時間経過後に保持し出力す
るのでハザードは生じない。このような信号′，
B′は、前記したようなパルス発生回路１６から
容易に作り出せる。

上記のような信号′，B′を発生する他のパル
ス発生回路の実施例を第１１図に示す。なお、第
２図と同一の部分は、同一符号をもつて示してい
る。このパルス発生回路６１は、行線Ro〜Rnあ
るいは、列指定線Co〜Cmの電位レベル変化を検
知してパルス信号′を発生するものである。

列線Coの電位はエンハンスメント型トランジ
スタ６２₀のドレインに供給されると共に、イン
バータ６３₀を介して、このトランジスタ６２₀の
ゲートに供給されている。上記インバータ６３₀
の出力は、コンデンサ６４₀を介して接地されて
いる。そして、上記トランジスタ６２₀のソース
は、節点C′₀においてエンハンスメント型トラン
ジスタ６５₀のドレインと接続される。このトラ
ンジスタ６５₀のゲートには、信号′が帰還入力
されており、この信号′が「１」となつた時、
節点C′oをアース接続する。そして、この節点
C′oにおける電位をノア回路６５に供給してい
る。

同様に、列指定線C₁の電位は、トランジスタ
６２₁のドレインに供給されると共に、インバー
タ６３₁を介して、トランジスタ６２₁のゲートに
供給される。そして、上記インバータ６３₁の出
力は、コンデンサ６４₁を介して接地する。上記
トランジスタ６２₁のソースは、節点C′₁におい
て、トランジスタ６５₁のドレインと接続される。
このトランジスタ６５₁のゲートには、信号′が
入力されており、前記同様「１」レベルとなつた
時、節点C′₁を「０」レベルとする。この選点C′₁
における電位をノア回路６６に供給している。

以下、列指定線C₂，C₃…Cmについても同様に
構成され、それぞれの節点C′₂，C′₃…C′mにおけ
る電位をノア回路６６に供給している。

一方、行線R₀，R₁，…Rnにあつても、上記列
指定線C₀，C₁，…Cmと同様に、それぞれ節点
R′₀，R′₁，…R′nにおける電位をノア回路６７に
供給している。

上記ノア回路６６，６７の出力信号F₁，F₂は
それぞれインバータ６８，６９に供給される。こ
のインバータ６８，６９の出力は、それぞれ積分
回路７０，７１を介して、信号F₃，F₄として、
ノア回路７２に供給される。そして、ノア回路７
２の出力信号B′をインバータ７３で反転して、
信号′として前記出力回路１５に供給すると共
に、ノア回路７４，７５に供給する。このノア回
路７４，７５の出力はそれぞれノア回路６６，６
７に供給されると共に、ノア回路６６，６７のそ
れぞれの出力信号F₁，F₂をノア回路７４，７５
にそれぞれ入力するようにしている。

すなわち、このように構成されるパルス発生回
路６１にあつては、第１２図に示すように、アド
レスデータAo〜Aiが変化し、たとえば列線Coの
電位が「０」レベルから「１」レベルに変化した
とする。この時、インバータ６３₀の出力は「０」
レベルとなるが、コンデンサ６４₀により、トラ
ンジスタ６２₀はオン状態を維持している。した
がつて、節点C′oの電位も、第１２図に示すよう
に、「０」から「１」に立上がる。逆にノア回路
６６の出力信号F₁は、「１」レベルから「０」レ
ベルに変化する。そして、この信号F₁は、イン
バータ６８で反転され、積分回路７０の出力信号
F₃は第１２図に示すように徐々に「１」に立上
がるようになる。したがつて、ノア回路７２で信
号F₃を「１」と判断した時点で、信号B′を「０」
レベルとする。すなわち、信号′を「１」レベ
ルとする。この「１」レベルとなつた信号′に
よりトランジスタ６５₀がオン状態とされ、節点
C′oが再び「０」レベルとなる。これによつて、
信号F₁が「１」レベルとなり、信号′は「０」
レベルとなる。したがつて、信号′が「１」レ
ベルとなる期間（パルス幅BT′）は、積分回路７
０を構成している抵抗およびコンデンサの値によ
つて決定されることになる。同様に、行線Ro〜
Rnのいずれかの電位レベルが変化した時も、信
号F₂が「１」から「０」レベルとなり、信号F₄
は積分回路７１によりゆるやかに「１」レベルと
なる。それによつて信号′が「１」レベルとな
り、前記同様にしてパルス信号が発生されること
になる。

なお、上記パルス発生回路６１において、ノア
回路７４，７５は特に設けなくてもよい。また、
トランジスタ６４₀，６４₁…がオフ状態の時、節
点C′₀，C′₁…がフローテイング状態となるため、
ソースをアースし、ゲートをオン状態としている
トランジスタをトランジスタ６５₀，６５₁と並列
して設けてもよい。この時、このトランジスタの
抵抗値は、節点C′₀，C′₁，…が「０」から「１」
レベルになるのを防げない程度のものを用いるの
がよい。

また、信号′の立上がりのタイミングは、選
択されたメモリセルのデータが信号Ｈとして出力
回路１５に伝達された時に始まるのが最適であ
る。

以上述べたように、この発明によればアドレス
入力変化後、特定のレベルのデータを出力した
後、選択したメモリセルのデータを出力するた
め、メモリ出力のハザードを解消し、出力回路に
接続される回路の誤動作等を確実に防止すること
ができるようにした半導体メモリを提供すること
ができる。

【図面の簡単な説明】

第１図は従来のメモリ出力におけるハザードを
説明する図、第２図はこの発明の一実施例に係る
半導体メモリの構成を示す図、第３図は上記半導
体メモリにおける出力回路の回路図、第４図は上
記出力回路の動作を説明するタイミングチヤー
ト、第５図はパルス発生回路の構成を示す図、第
６図は上記パルス発生回路における発生回路の回
路図、第７図は上記発生回路の動作を説明するタ
イミングチヤート、第８図は上記出力回路の応用
例を説明する回路図、第９図は上記半導体メモリ
における出力回路の他の実施例を示す回路図、第
１０図は第９図における出力回路の動作を説明す
るタイミンングチヤート、第１１図は上記半導体
メモリにおけるパルス発生回路の他の実施例を示
す回路構成図、第１２図は第１１図におけるパル
ス発生回路の動作を説明するタイミングチヤート
である。１１…メモリセルアレイ、１２…行デコーダ、
１３…列デコーダ、１４…列ゲート回路、１５…
出力回路、１６…パルス発生回路、６１…パルス
発生回路。

Claims

【特許請求の範囲】１アドレス入力により選択されるメモリセル
と、この選択されたメモリセルのデータを検出す
るセンスアンプと、このセンスアンプにより検出
したデータをラツチするラツチ回路と、このラツ
チ回路からのデータを出力する出力回路と、前記
アドレス入力の変化に応じてパルス信号を発生す
るパルス発生回路と、前記ラツチ回路のラツチ動
作を前記パルス発生回路からのパルス信号により
制御する手段と、前記ラツチ回路がデータを保持
している期間は前記センスアンプと該ラツチ回路
とを電気的に分離する手段と、前記出力回路内に
設けられ該出力回路の出力バツフアトランジスタ
をこの半導体メモリのデータ出力時には前記ラツ
チ回路からのデータに応じて駆動制御し、非デー
タ出力時には非導通制御する出力バツフア駆動回
路とを具備したことを特徴とする半導体メモリ。２アドレス入力により選択されるメモリセル
と、この選択されたメモリセルのデータをラツチ
するラツチ回路と、このラツチ回路からのデータ
を出力する出力回路と、前記アドレス入力の変化
に応じてパルス信号を発生するパルス発生回路
と、このパルス発生回路からパルス信号が発生さ
れている期間には前記ラツチ回路が前記アドレス
入力変化前のデータを保持する手段と、前記出力
回路内に設けられ該出力回路の出力バツフアトラ
ンジスタをこの半導体メモリのデータ出力時には
前記ラツチ回路からのデータに応じて駆動制御
し、非データ出力時には非導通制御する出力バツ
フア駆動回路とを具備したことを特徴とする半導
体メモリ。３アドレス入力により選択されるメモリセル
と、この選択されたメモリセルのデータを検出す
るセンスアンプと、このセンスアンプにより検出
したデータをラツチするラツチ回路と、このラツ
チ回路からのデータを出力する出力回路と、前記
アドレス入力の変化に応じてパルス信号を発生す
るパルス発生回路と、このパルス発生回路からの
パルス信号を利用して前記アドレス入力の変化に
対応して選択された前記メモリセルのデータを少
なくとも前記アドレス入力が再び変化するまで前
記ラツチ回路で保持する手段と、前記ラツチ回路
がデータを保持している期間は前記センスアンプ
と該ラツチ回路とを電気的に分離する手段と、前
記出力回路内に設けられ該出力回路の出力バツフ
アトランジスタをこの半導体メモリのデータ出力
時には前記ラツチ回路からのデータに応じて駆動
制御し、非データ出力時には非導通制御する出力
バツフア駆動回路とを具備したことを特徴とする
半導体メモリ。