JPS6118836B2

JPS6118836B2 -

Info

Publication number: JPS6118836B2
Application number: JP55082421A
Authority: JP
Inventors: Hiroshi Iwahashi; Masamichi Asano
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-06-18
Filing date: 1980-06-18
Publication date: 1986-05-14
Also published as: JPS578988A

Description

【発明の詳細な説明】この発明は、メモリ読み出し時に現われるハザ
ードを解消した半導体メモリに関する。

一般に、半導体メモリは、多数のメモリセル
と、それを指定するアドレスデコーダ、読み出さ
れたデータを出力する出力回路等の周辺回路から
構成されている。このような半導体メモリから、
メモリセルに記憶された内容を読み出すために、
アドレスデータを入力し、アドレス指定を行な
い、メモリセルを選択する必要がある。この時ア
ドレスデータが変化した際に、過渡的に、正しく
ないデータを出力してしまう現象、すなわち、ハ
ザードが起こる場合がある。

具体的には、デコーダによつて選択されたメモ
リセルのデータは「１」，「０」をセンスアンプで
判別し、それに出力回路で外部へ出力している。
しかしながら、このような回路では、一般に、メ
モリセルの接続される列線の電位を「１」「０」
に判断して、メモリセルの記憶情報としてそのま
ま出力している。そのため、デコーダの出力の変
化時に、どのメモリセルも指定されない状態、あ
るいは、２つ以上のメモリセルを同時に選択して
しまうような場合が発生する。この時、列線の電
位は不安定となり、第１図Ａ〜Ｄに示すように、
一度違つたデータを出力する場合がある。すなわ
ゆ、同図ＡおよびＢに示すように、「１」レベル
から「０」レベルに移る場合、逆に「０」レベル
から「１」レベルに移る還移状態で、瞬間的に一
度異なつたデータを発生する場合がある。また、
同図ＣおよびＤに示すように、「１」から「１」
または「０」から「０」というように、同じ論理
レベルのデータを出力する場合にも、一度異なつ
たデータを瞬間的に発生する場合がある。また、
基板電位や不安定になつた場合も、このようなハ
ザードが発生する場合がある。

この発明は、上記のような事情に鑑みなされた
もので、メモリ出力のハザードを解消し、メモリ
の出力回路に接続される外部回路の誤動作を確実
に防止することができるようにした半導体メモリ
を提供することを目的とする。

以下、図面を参照してこの発明の一実施例を説
明する。

第２図はその概略的な構成を示したものであ
る。同図おいおて１１はメモリセルアレイで、行
線Ro〜Rnおよび列線lo〜lmでマトリツクス状に
した各交差部に、メモリセル（たとえばMS）が
設けられている。このメモリセルを選択するのが
行および列デコーダ１２，１３である。行デコー
ダ１２は、図示しないCPU等から供給されるア
ドレスデータAn〜Aiにより行線Ro〜Rnのいずれ
かを指定する。一方、列デコーダ１３は、列指定
線Co〜Cmのいずれかを指定する。この列指定線
Co〜Cmは、それぞれエントンスメント型MOS
トランジスタTo〜Tmのゲートに接続されてい
る。このトランジスタTo〜Tmのソース・ドレイ
ンパスの片方は、それぞれ列線lo〜lmに接続され
ている。そして、他方は節点Ｓで共通接続さてお
り、上記トランジスタTo〜Tmで列ゲート回路１
４を構成している。したがつて、例えば行線Ro
が指定され、列指定線Coが指定されたとする
と、トランジスタToが導通状態となり、列線lo
と行線Roの交差部に位置するメモリセルMSの記
憶データが上記節点Ｓに導かれる状態となる。そ
して、この節点Ｓの電位を列ゲート回路１４から
の出力信号Ｈとして出力回路１５に供給する。こ
の出力回路１５は、節点Ｓの電位を検知し、波形
整形および増幅等を行ない、出力信号Ｄとして出
力端子OUTから選択されたメモリセルのデータ
内容を出力するようになつている。この出力回路
１５には、さらに、アドレスデータAo〜Aiの変
化に応じてパルスを発生するパルス発生回路１６
からの信号Ｂが供給されている。

上記出力回路１５は例えば第３図に示すように
構成されている。すなわち、列ゲート回路１４か
らの出力信号Ｈはセンスアンプ１５１に供給され
る。このセンスアンプ１５１は、インバータ１５
２および、デプレツシヨン型トランジスタ１５３
から構成されている。なお上記インバータ１５２
は、電源Vcおよびアース間にデプレツシヨン型
およびエンハンスメント型トランジスタを直列に
接続したものである。センスアンプ１５１の出力
信号はインバータ１５４に供給されている。この
インバータ１５４からの出力信号は、エンハンス
メント型トランジスタ１５５、およびインバータ
１５６に供給される。上記トランジスタ１５５
は、ソースがアース接続されており、ゲートに前
記パルス発生回路１６からの出力信号Ｂが供給さ
れている。すなわち、信号Ｂが「１」レベルの状
態では、トランジスタ１５５が導通状態となり、
インバータ１５４の出力が強制的にアース電位近
辺つまり、「０」レベルとされる。インバータ１
５６の出力信号は、インバータ１５７およびイネ
イブル端子をもつ回路１５８のデイプレシヨン型
トランジスタ１５９のゲートに供給される。この
回路１５８は、電源Vcおよびアース間にエンハ
ンスメント型トランジスタ１６０、デイレツシヨ
ン型トランジスタ１５９、エンハンスメント型ト
ランジスタ１６１が直列に接続された構成になつ
ている。上記トランジスタ１６０のゲートには、
この半導体メモリが選択された状態で「１」レベ
ルとなるチツプセレクト信号CSが供給さてい
る。また、トランジスタ１６１のゲートには、イ
ンバータ１５７の出力信号が供給されている。す
なわち、この回路１５８は、チツプセレクト信号
が「１」レベルの状態で動作状態となるもので、
インバータ１５７の出力信号を反転して出力す
る。さらにインバータ１５６および１５７の出力
信号は、回路１５８と同様に構成される回路１６
２に供給されており、チツプ選択信号CSが
「１」の状態で、インバータ１５６の出力信号を
回路１６２で反転して出力する。そして、回路１
５８，１６２の出力信号Ｐ，Ｑはそれぞれ、エン
ハンスメント型トランジスタ１６３，１６４のド
レインに、またエンハンスメント型トランジスタ
１６５，１６６のゲートに供給されている。上記
トランジスタ１６３，１６４はそれぞれソースが
アース接続されており、ゲートにチツプ選択信号
CSの反転信号CSが供給されている。また、トラ
ンジスタ１６５，１６６は電源Vcおよびアース
間に直列に接続されており、その接続点の電位を
出力信号Ｄとして端子OUTから出力するように
なつている。

すなわち、チツプセレクト信号CSが「０」の
状態では、信号CSが「１」となり、トランジス
タ１６３，１６４が導通状態とされ、出力バツフ
アトランジスタ１６５，１６６のゲートは共に
「０」レベルとなるので、トランジスタ１６５，
１６６は非導通状態で出力信号Ｄはフローテイン
グ状態となる。つまり、このメモリが非選択の状
態となる。

また、チツプセレクト信号CSが「１」の状態
では回路１５８，１６２が動作状態にあり、その
出力信号Ｐ，Ｔによりトランジスタ１６５，１６
６がオン・オフ制御され、出力信号Ｄのレベルが
決定される。つまり、このメモリが選択された状
態になつている。

すなわち、このように構成される出力回路１５
において、信号CSが「１」の選択状態で、前記
列ゲート回路１４からの出力信号Ｈ、まり選択さ
れたメモリセルの記憶情報が、例えば「０」の
時、センスアンプ１５１の出力は「０」として、
インバータ１５４に入力される。このインバータ
１５４の出力は、パルス発生回路１６からの信号
Ｂが「０」の状態で、「１」となる。そして、イ
ンバータ１５６，１５７及び回路１５８でそれぞ
れ反転され、信号Ｐは「０」となり、トランジス
タ１６５をオフ状態とする。また、「１」レベル
であるインバータ１５４の出力は、インバータ１
５６、回路１６２でそれぞれ反転され、信号Ｑは
「１」となり、トランジスタ１６６をオン状態と
する。したがつて、出力信号Ｄは「０」となる。

ここで、第４図に示すように、アドレスデータ
Ao〜Aiが変化し、たとえば記憶内容が「０」の
他のメモリセルが選択される状態となると、パル
ス発生回路１６からの信号Ｂが一定期内例えば、
信号Ｈに選択されたメモリセルの情報が現われる
まで「１」レベルとなる。したがつて、インバー
タ１５４の出力は強制的に「０」レベルとされ、
その期間前記インバータ１５４の出力が「１」レ
ベルであつた場合とは逆に、信号Ｐは「１」に、
信号Ｑは「０」になり、出力信号Ｄは「１」とな
る。そのため、信号Ｈにハザードが生じていたと
しても、出力信号Ｄは、信号Ｂの「１」レベルと
なつているパルス幅分だけ強制的に「１」レベル
とされる。したがつて、信号Ｄにはハザードが生
じない。同様に、アドレスデータAo〜Aiの変化
に応じて、信号Ｈが「０」から「１」に変化する
時にハザードが表われていたとしても、信号Ｂに
より、信号Ｄは強制的に「１」レベルとされるの
でハザードは生じない。また、同様に信号Ｈが
「１」から「１」になる場合にも出力信号Ｄにハ
ザードが生じないことになる。

このように、アドレス変化時に、出力信号Ｄの
レベルを強制的に「１」レベルとするため、信号
Ｄにはハザードが生じない。その結果、信号Ｄ
は、一度「１」レベルとなつた後、メモリセルの
記憶情報が出力されることになる。

また、このようにすると、アドレス入力が変化
した時、出力端子OUTは「１」になるため、急
激に出力を「１」にする必要はなく、選択された
メモリセルのデータが信号Ｈとして出力されるま
でに「１」になつていればよい。

一般に半導体メモリの出力端子においては、そ
の出力端子が供給すべき、電流が決められてい
る。この出力電流は「０」が出力される時、出力
端子が0.45Vで、2.1mA程度であるのに対して
「１」が出力される時は、出力が2.4Vの時400μ
Ａ程度でよい。これは、この出力端子に、１つの
TTLが接続されることを想定していることにな
る。

このためトランジスタ１６５は、トランジスタ
１６６に比べて、前記電流供給だけを考えれば充
分小さくてよいはずである。ところが、従来この
トランジスタ１６５は、１６６とほとんと同じく
らいの寸法のトランジスタで出来ている。これ
は、この出力端子には通常150PFの大きな容量が
付加されるため、出力を「１」あるいは「０」に
する時、この容量を充放電しなければならない。
このため、出力段のトランジスタ１６５も充分電
流供給能力がないと、出力が「１」レベルになる
までに時間がかかり、メモリの読み出し速度が遅
くなる。このため出力を急速に「１」レベルにし
たいため、このトランジスタ１６５の寸法も大き
くしてあるわけである。

ところが、第３図の様にしておけば、アドレス
入力が変化した時、一度出力は「１」レベルとな
るように設定される。今、選択されたメモリセル
が「１」レベルの出力される情報を記憶していた
とする。アドレス変化にともない信号Ｂが「１」
になり、インバータ１５４の出力は強制的に
「０」レベルとされ、出力Ｄは「１」になる。そ
して、信号Ｈがメモリセルの情報「１」になり、
信号Ｂが「０」になつたとしても、インバータ１
５４の出力は、信号Ｈが「１」のため「０」にな
つたままである。このため出力Ｄは「１」のまま
である。すなわち、出力Ｄはアドレス入力が変化
してからすぐ「１」レベルにもつていけれるわけ
で、従来の様にメモリセルの情報を検出してから
急激に「１」レベルにする必要はなくなり、前記
した様に、出力端子が2.4Vで400μＡの電流能力
を持つ様にトランジスタ１６５を作ればよく、従
来よりもこのトランジスタの寸法を小さく出来、
また、このトランジスタ１６５が小さくなれば、
回路１５８も寸法的に小さくなり、この半導体メ
モリの出力回路自体が小さく構成出来るようにな
る。

次に、パルス発生回路１６の具体例を第５図に
示す。このパルス発生回路１６は、アドレスデー
タAo〜Aiそれぞれが対応して供給されている発
生回路１７ｏ〜１７ｉを備えている。この発生回
路１７ｏ〜１７ｉはそれぞれ、対応したアドレス
データAo〜Aiの論理レベルが変化した時に、そ
れぞれパルス信号Bo〜Biを発生する。この信号
Bo〜Biはノア回路１８に供給され、信号Ｂとし
て出力し、さらに、インバータ１９を介して信号
Ｂとして出力するように構成されている。上記発
生回路１７ｏ〜１７ｉは、同様に構成されている
もので、例えば発生回路１７ｏを第６図に取り出
して示す。アドレスデータAoは、インバータ２
０，２１，２２，２３でそれぞれ反転され、イン
バータ２３の出力信号Ao′は、トランジスタ２４
のソースに供給さる。また、アドレスデータAo
は、インバータ２０，２１，２５でそれぞれ反転
され、インバータ２５の出力信号A′oは、トラン
ジスタ２６のソースに供給される。また、信号
A′oは、インバータ２７に反転され、トランジス
タ２８およびコンデンサ２９により遅延され、イ
ンバータ３０に供給される。そして、インバータ
３０でさらに反転され、トランジスタ３１および
コンデンサ３２でさらに遅延され、インバータ３
３に供給される。このインバータ３３の出力信号
ｘは、前記トランジスタ２６のゲートに供給する
と共に、インバータ３４に供給される。インバー
タ３４の出力信号ｙは、前記トランジスタ２４の
ゲートに供給され、このトランジスタ２４とトラ
ンジスタ２６のそれぞれのドレインを接続し、そ
の接続点の電位を信号Boとして出力するように
している。

このように構成されるパルス発生回路１６にあ
つては、例えば第７図に示すように、アドレスデ
ータAoが、「０」「１」「０」と変化する時に、信
号A′oも同様に「０」「１」「０」レベルと変化す
る。また信号A′oは、信号Aoを反転した形となつ
ている。信号ｘは、トランジスタ２８、コンデン
サ２９およびトランジスタ３１、コンデンサ３２
で遅延されるため、信号A′oを遅延した形となつ
ている。また、信号ｙは、信号ｘを反転した形と
なつている。そして、信号ｙが「１」レベルの
間、トランジスタ２４がオン状態となつているの
で、信号A′oの論理レベル状態が信号Boとして出
力されるようになる。また、信号ｘが「１」レベ
ルの間、トランジスタ２６がオン状態となつてい
るので、信号A′oの論理レベル状態が信号Boとし
て出力される。したがつて、信号Boは、第７図
に示すように信号A′oがトランジスタ２８、コン
デンサ２９およびトランジスタ３１、コンデンサ
３２で遅延された時間分だけ、信号Boを「１」
レベルとする。すなわち、信号Boは、アドレス
データAoが変化した時に、一定時間BTだけ
「１」レベルとなり、そねによつてパルスが発生
されたことにな。そして、信号Boが反転された
形で信号Ｂが出力され、さらに反転して信号Ｂが
出力されるようになる。同様に、アドレスデータ
A₁〜Ａ_iが変化した時にも、信号Ｂとしてパルス
が発生される。

第８図は、第３図に示した前記出力回路１５に
係る他の応用例を示すもので、出力回路１５と同
一部分は同一符号をもつて示している、前記出力
回路１５の実施例では、パルス発生回路１６から
の信号Ｂがゲートに供給されているエンハンスメ
ント型トランジスタ１５５を、第８図において破
線で示すようにインバータ１５４の出力に対して
設けるようにした。しかし、トランジスタ１５５
と同様のトランジスタを、センスアンプ１５１の
出力に対して、トランジスタ１５５ａを、あるい
は、インバータ１５６の出力に対してトランジス
タ１５５ｂを設けるようにしてもよい。この場
合、パルス信号Ｂが「１」レベルとなつている
間、出力信号Ｄは強制的に「０」レベルとなり、
その後選択されたメモリセルのデータが出力され
る。

すなわち、トランジスタ１５５と同様のトラン
ジスタは、列ゲート回路１４からの信号を、出力
端子OUTに出力するまでの、伝達線のどこにで
も設けてもよいものである。また、トランジスタ
１５５は信号Ｂが「１」の時に導通状態となりア
ース接続されるようにしたが、これは電源Vcと
接続されるようにしてもよい。

第９図は、前記出力回路１５の他の実施例を示
すもので、センスアンプからの信号は、エンハン
スメント型トランジスタ４０のソースに供給され
る。このトランジスタ４０のゲートには、パルス
発生回路１６からの信号Ｂが供給されている。ま
た、この信号Ｂは、インバータ４１で反転され、
エンハンスメント型トランジスタ４２のゲートに
供給さる。上記信号Ｂが「１」レベルの状態でト
ランジスタ４０はオン状態となり、センスアンプ
からの信号をインバータ４３，４４でそれぞれ反
転する。また、信号Ｂが「０」レベルの状態で
は、トランジスタ４２がオン状態となり、インバ
ータ４４の出力と、トランジスタ４０のドレイン
およびインバータ４３の入力間にフイードバツク
パスが形成される。したがつて、インバータ４４
における前の出力が、そのまま保持される状態と
なる。すなわち、図中一点鎖線で囲んだ部分は一
種のラツチ回路（記憶回路）３９を形成してい
る。

インバータ４４の出力は、インバータ４５で反
転され、イネイブル端子をもつ回路４６へ供給さ
れる。この回路４６は、チツプ選択信号CSが
「１」レベルの時インバータ４５の出力の反転動
作を行ない、その出力を出力バツフアトランジス
タ４７のゲートに供給する。また、インバータ４
４の出力は回路４８に供給され、チツプ選択信号
SCが「１」レベルの時、反転され出力バツフア
トランジスタ４９のゲートに供給される。トラン
ジスタ４７，４９は、電源Vcおよびアース間に
直列に接続され、その接続点の電位を出力信号Ｄ
として、出力端子OUT′から出力するようにして
いる。

すなわち、このような出力回路にあつては、チ
ツプ選択信号CSが「０」レベルの時、つまり、
その反転信号CSが「１」レベル時、トランジス
タ５０，５１がオン状態となり、出力バツフアト
ランジスタ４７，４９のゲートは共に「０」レベ
ルの状態となり、出力はフローテイング状態とな
つて、非選択の状態となつている。

また、チツプ選択信号CSが「１」レベルの状
態では、例えば第１０図Ａに示すように、アドレ
スデータAo〜Aiの変化に応じて、メモリセルの
データが、信号Ｈとして、「１」「０」「０」と出
力される場合を考える。この時センスアンプから
のデータの変わり目でハザードが図のように生じ
ていたとする。一方、パルス発生回路１６からの
信号Ｂは、通常は「１」レベルでセンスアンプか
らのデータと同レベルの信号を出力信号Ｄとして
の出力回路は出力する。たとえば、センスアンプ
からのデータが「１」レベルとすると、インバー
タ４４の出力は「１」となり、回路４６の出力も
「１」となり、回路４８の出力は「０」となつて
いるので、出力信号Ｄは「１」となる。この時、
アドレスデータAo〜Aiが変化して、信号Ｂが
「０」レベルとなつた時インバータ４１の出力Ｂ
が「１」となり、トランジスタ４２がオン状態と
なる。したがつて、前記したようにインバータ４
４の出力と、トランジスタ４０のドレインインバ
ータ４３の入力間で、フイードバツクパスが形成
され、インバータ４４の出力は「１」に保持され
る。そして、信号Ｂが「１」レベルに戻ると、セ
ンスアンプからのデータと同レベルの信号が出力
信号Ｄとして出力されるようになる。すなわち、
アドレスデータAo〜Aiが変化して、新たなメモ
リセルが選択され、センスアンプの出力に新たな
メモリセルのデータが現われる時に、信号Ｂを一
定期間「０」レベルとして、前のメモリセルのデ
ータを保持出力するようにしているので、たとえ
センスアンプの出力にハザードが生じていたとし
ても、出力信号Ｄにはハザールは生じない。

この出力回路の実施例の場合、信号Ｂ，Ｂの電
圧波形は、第１０図Ｂに示すようなB′，B′でもよ
い。すなわち、アドレスデータ変化後、信号Ｈが
十分に安定した状態の時に、信号B′を「１」レベ
ルとして、その時の信号Ｈのレベルを保持し出力
するのでハザードは生じない。このような信号
B′，B′は、前記したようなパルス発生回路１６か
ら容易に作り出せる。

上記のような信号B′，B′を発生する他のパルス
発生回の実施例を第１１図に示す。なお、第２図
と同一の部分は、同一符号をもつて示している。
このパルス発生回路６１は、行線Ro〜Rnあるい
は、列指定線Co〜Cmの電位レベル変化を検知し
てパルス信号B′を発生するものである。

列線Coの電位はエンハンスメント型トランジ
スタ６２_０のドレインに供給されると共に、イン
バータ６３_０を介して、このトランジスタ６２_０
のゲートに供給されている。上記インバータ６３
_０の出力は、コンデンサ６４_０を介して接地され
ている。そして、上記トランジスタ６２_０のソー
スは、節点C′oにおいてエンハンスメント型トラ
ンジスタ６５_０のドレインと接続される。このト
ランジスタ６５_０のゲートには、信号B′が帰還入
力されており、こ信号B′が「１」となつた時、節
点C′oをアース接続する。そして、その節点C′o
における電位をノア回路６６に供給している。

同様に、列指定線C₁の電位は、トランジスタ
６２_１のドレインに供給されると共に、インバー
タ６３_１を介して、トランジスタ６２_１のゲート
に供給される。そして、上記インバータ６３_１の
力は、コンデンサ６４_１を介して接地する。上記
トランジスタ６２_１のソースは、節点C′₁におい
て、トランジスタ６５_１のドレインと接続され
る。このトランジスタ６５_１のゲートには、信号
B′が入力れており、前記同様「１」レベルとなつ
た時、節点C′₁を「０」レベルとする。この選点
C′₁における電位をノア回路６６に供給してい
る。

以下、列指定線C₂，C₃…Ｃ_nについても同様に
構成され、それぞれの節点C′₂，C′₃…C′_nにおけ
る電位をノア回路６６に給している。

一方、行線R₀，R₁，…Ｒ_oにあつても、上記列
指定線C₀，C₁，…Ｃ_nと同様に、それぞれ節点
R′₀，R′₁…R′_oにおける電位をノア回路６７に供
給している。

上記ノア回路６６，６７の出力信号F₁，F₂は
それぞれインバータ６８，６９に供給される。こ
のインバータ６８，６９の出力は、それぞれ積分
回路７０，７１を介して、信号F₃，F₄として、
ノア回路７２に供給される。そして、ノア回路７
２の出力信号B′をインバータ７３で反転して、信
号B′として前記出力回路１５に供給すると共に、
ノア回路７４，７５に供給する。このノア回路７
４，７５の出力はそれぞれノア回路６６，６７に
供給されると共に、ノア回路６６，６７のそれぞ
れの出力信号F₁，F₂をノア回路７４，７５にそ
れぞれ入力するようにしている。

すなわち、このように構成されるパルス発生回
路６１にあつては、第１２図に示すように、アド
レスデータAo〜Aiが変化し、たとえば列線Coの
電位が「０」レベルから「１」レベルに変化した
とする。この時、インバータ６３_０の出力は
「０」レベルとなるが、コンデンサ６４_０によ
り、トランジスタ６２_０はオン状態を維持してい
る。したがつて、節点C′oの電位も、第２図に示
すように、「０」から「１」に立上がる。逆にノ
ア回路６６の出力信号F₁は、「１」レベルから
「０」レベルに変化する。そして、この信号F₁
は、インバータ６８で反転され、積分回路７０の
出力信号F₃は第１２図に示すように徐々に
「１」に立上がるようになる。したがつて、ノア
回路７２で信号F₃を「１」と判断した時点で、
信号B′を「０」レベルとする。すなわち、信号
B′を「１」レベルとする。この「１」レベルとな
つた信号B′により、トランジスタ６５_０がオン状
態とされ、節点C′oが再び「０」レベルとなる。
これによつて、信号F₁が「１」レベルとなり、
信号B′は「０」レベルとなる。したがつて、信号
B′が「１」レベルとなる期間（パルス幅BT′）
は、積分回路７０を構成している抵抗およびコン
デンサの値によつて決定されることになる。同様
に、行線Ro〜Rnのいずれかの電位レベルが変化
した時も、信号F₂が「１」から「０」レベルと
なり、信号F₄は積分回路７１によりゆるやかに
「１」レベルとなる。それによつて信号B′が
「１」レベルとなり、前記同様にしてパルス信号
が発生されることになる。

なお、上記パルス発生回路６１において、ノア
回路７４，７５は特に設けなくてもよい。また、
トランジスタ６４_０，６４_１…がオフ状態の時、
節点C′₀，C′₁…がフローテイング状態となるた
め、ソースをアースし、ゲートをオン状態として
いるトランジスタをトランジスタ６５_０，６５_１
と並列して設けてもよい。この時、このトランジ
スタの低抗値は、節点C′₀，C′₁，…が「０」から
「１」レベルになるのを防げない程度のものを用
いるのがよい。

また、信号B′の立上がりのタイミングは、選択
されたメモリセルのデータが信号Ｈとして出力回
路１５に伝達された時に始まるのが最適である。

以上述べたように、この発明によればアドレス
入力変化後、特定のレベルのデータを出力した
後、選択したメモリセルのデータを出力するた
め、メモリ出力のハザードを解消し、出力回路に
接続される回路の誤動作等を確実に防止すること
ができるようにした半導体メモリを提供すること
ができる。

【図面の簡単な説明】

第１図Ａ，Ｂ，Ｃ，Ｄは従来のメモリ出力にお
けるハザードを説明する図、第２図はこの発明の
一実施例に係る半導体メモリの構成を示す図、第
３図は上記半導体メモリにおける出力回路の回路
図、第４図は上記出力回路の動作を説明するタイ
ミングチヤート、第５図はパルス発生回路の構成
を示す図、第６図は上記パルス発生回路における
発生回路の回路図、第７図は上記発生回路の動作
を説明するタイミングチヤート、第８図は上記出
力回路の応用例を説明する回路図、第９図は上記
半導前メモリにおける出力回路の他の実施例を示
す回路図、第１０図Ａ，Ｂは第９図における出力
回路の動作を説明するタイミングチヤート、第１
１図は上記半導体メモリにおけるパルス発生回路
の他の実施例を示す回路構成図、第１２図は第１
１図におけるパルス発生回路の動作を説明するタ
イミングチヤートである。１１……メモリセルアイ、１２……行デコー
ダ、１３……列デコーダ、１４……列ゲート回
路、１５……出力回路、１６……パルス発生回
路、６１……パルス発生回路。

Claims

【特許請求の範囲】

１アドレス入力により選択されるメモリセル
と、この選択されたメモリセルのデータを出力す
る出力回路と、アドレス変化を検知してパルス信
号を発生するパルス発生回路と、前記出力回路内
に設けられ、前記パルス発生回路からの前記パル
ス信号を利用して前記アドレスが変化してから所
定の期間出力を出さないように前記出力回路の出
力状態を決定するレベル設定手段とを具備したこ
とを特徴とする半導体メモリ。