JPH0136283B2 - - Google Patents
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- JPH0136283B2 JPH0136283B2 JP55026539A JP2653980A JPH0136283B2 JP H0136283 B2 JPH0136283 B2 JP H0136283B2 JP 55026539 A JP55026539 A JP 55026539A JP 2653980 A JP2653980 A JP 2653980A JP H0136283 B2 JPH0136283 B2 JP H0136283B2
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- Japan
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- transistor
- voltage
- collector
- circuit
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Description
【発明の詳細な説明】
この発明は、負帰還増幅回路に関する。
従来、第１図に示すようなボルテージフオロワ
回路が公知である。
回路が公知である。
この回路は、差動対トランジスタQ1，Q2と、
この差動対トランジスタの共通エミツタに設けら
れた定電流源I01と、上記差動トランジスタQ1，
Q2のコレクタに設けられ、電流ミラー回路Q3，
Q4で構成され、上記トランジスタQ1，Q2の差の
出力電流を得る負荷回路とで構成された差動トラ
ンジスタ増幅回路と、上記出力電流を入力とする
トランジスタQ5と、レベルシフトダイオードQ6，
Q7及び定電流源I02とで構成されたエミツタフオ
ロワ回路と、この出力を入力とするトランジスタ
Q8，Q9で構成された純コンプリメンタリプツシ
ユプル出力回路とを具備し、出力VOUTを負帰還
入力であるトランジスタQ2のベースに100％負帰
還することによりポルテージフオロワ回路を構成
するものである。
この差動対トランジスタの共通エミツタに設けら
れた定電流源I01と、上記差動トランジスタQ1，
Q2のコレクタに設けられ、電流ミラー回路Q3，
Q4で構成され、上記トランジスタQ1，Q2の差の
出力電流を得る負荷回路とで構成された差動トラ
ンジスタ増幅回路と、上記出力電流を入力とする
トランジスタQ5と、レベルシフトダイオードQ6，
Q7及び定電流源I02とで構成されたエミツタフオ
ロワ回路と、この出力を入力とするトランジスタ
Q8，Q9で構成された純コンプリメンタリプツシ
ユプル出力回路とを具備し、出力VOUTを負帰還
入力であるトランジスタQ2のベースに100％負帰
還することによりポルテージフオロワ回路を構成
するものである。
そして、トランジスタQ1のベースには、電源
電圧の利用率を良くするため、分圧抵抗R1，R2
でVCC/2のバイアス電圧を形成して、抵抗R3を介
して上記バイアス電圧を印加する。また、出力信
号VOUTの電源リツプル除去率を良くするため、
電源リツプル除去コンデンサC1を設けて、その
時定数を大きく設定するものである。
電圧の利用率を良くするため、分圧抵抗R1，R2
でVCC/2のバイアス電圧を形成して、抵抗R3を介
して上記バイアス電圧を印加する。また、出力信
号VOUTの電源リツプル除去率を良くするため、
電源リツプル除去コンデンサC1を設けて、その
時定数を大きく設定するものである。
なお、入力信号VIN、出力信号VOUTは、それぞ
れカツプリングコンデンサC2，C3を介して入力
し、出力するものである。
れカツプリングコンデンサC2，C3を介して入力
し、出力するものである。
このように、増幅トランジスタQ1，Q2の出力
に応答し、出力と電源電圧VCCとの間にコレク
タ、エミツタが接続されたトランジスタQ4を有
し、バイアス回路にリツプル除去用のコンデンサ
C1を有する帰還増幅回路においては、電源遮断
後の再投入時にホツプ音が発生するという問題を
有するものである。
に応答し、出力と電源電圧VCCとの間にコレク
タ、エミツタが接続されたトランジスタQ4を有
し、バイアス回路にリツプル除去用のコンデンサ
C1を有する帰還増幅回路においては、電源遮断
後の再投入時にホツプ音が発生するという問題を
有するものである。
この原因は、帰還増幅回路においては、帰還作
用により、正相入力であるトランジスタQ1のベ
ースバイアス電圧VBに追随するように、負帰還
入力（逆相入力）であるトランジスタQ2のベー
ス電圧を形成するように少なくとも出力直流レベ
ルは変化するものである。上記ボルテージフオロ
ワ回路においては、交流レベルを追随するもので
ある。
用により、正相入力であるトランジスタQ1のベ
ースバイアス電圧VBに追随するように、負帰還
入力（逆相入力）であるトランジスタQ2のベー
ス電圧を形成するように少なくとも出力直流レベ
ルは変化するものである。上記ボルテージフオロ
ワ回路においては、交流レベルを追随するもので
ある。
したがつて、電源遮断時において、バイアス電
圧VBは、電源電圧VCCの立ち下りに対して遅く立
ち下るものである。このため、第１図の回路にお
いては、電源電圧VCCがVB＋VBEQ5＋VBEQ8＋
VCE(sat)Q4より低くなると、出力VOUTは、上記バイ
アス電圧VBに依存せず、電圧VCCに依存した電圧
VCC−VBEQ5−VBEQ8−VCE(sat)Q4で立ち下るものであ
り、上記バイアス電圧VBとの差が大きくなつた
時点で電源の再投入を行なうと、上記帰還作用に
より出力VOUTを急激にバイアス電圧VBと等しく
なるように変化させるため、この微分波形がスパ
イク状のポツプ音となつて出力されることとなる
ものである。
圧VBは、電源電圧VCCの立ち下りに対して遅く立
ち下るものである。このため、第１図の回路にお
いては、電源電圧VCCがVB＋VBEQ5＋VBEQ8＋
VCE(sat)Q4より低くなると、出力VOUTは、上記バイ
アス電圧VBに依存せず、電圧VCCに依存した電圧
VCC−VBEQ5−VBEQ8−VCE(sat)Q4で立ち下るものであ
り、上記バイアス電圧VBとの差が大きくなつた
時点で電源の再投入を行なうと、上記帰還作用に
より出力VOUTを急激にバイアス電圧VBと等しく
なるように変化させるため、この微分波形がスパ
イク状のポツプ音となつて出力されることとなる
ものである。
この発明は、電源遮断後の再投入時におけるポ
ツプ音を防止した帰還増幅回路を提供するために
なされた。
ツプ音を防止した帰還増幅回路を提供するために
なされた。
この発明は、増幅トランジスタの出力に応答し
出力と電源電圧との間に配置されたトランジスタ
を有する帰還増幅回路において、上記トランジス
タのコレクタ、エミツタ間電圧を検出して、この
トランジスタが飽和しないように上記増幅トラン
ジスタのベースバイアス電圧を形成する電源リツ
プル除去用コンデンサを放電させるようにするも
のである。
出力と電源電圧との間に配置されたトランジスタ
を有する帰還増幅回路において、上記トランジス
タのコレクタ、エミツタ間電圧を検出して、この
トランジスタが飽和しないように上記増幅トラン
ジスタのベースバイアス電圧を形成する電源リツ
プル除去用コンデンサを放電させるようにするも
のである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図は、この発明の一実施例を示す回路図で
ある。
ある。
この実施例回路は、差動トランジスタQ1，Q2
と、その共通エミツタに設けられた定電流源I01
と、上記トランジスタQ1，Q2のコレクタに設け
られ、コレクタ電流の差の出力電流を得る電流ミ
ラー回路とで構成された差動トランジスタ増幅回
路と、上記出力電流を入力とするトランジスタ
Q4と、そのエミツタに設けられたレベルシフト
ダイオード（ダイオード接続したトランジスタを
含む以下同じ）Q6，Q7と定電流源I02とで構成さ
れたエミツタフオロワ回路と、この出力を入力と
するトランジスタQ5Q6とで構成されたコンプリ
メンタリプツシユプル出力回路と、分圧低抗R1，
R2と電源リツプル除去用コンデンサC1とで構成
されたバイアス回路とを具備し、このバイアス電
圧を抵抗R3を介して入力信号VINが印加される差
動トランジスタQ1のベースに印加し、上記出力
を差動トランジスタQ2に100％帰還した前記同様
なボルテージフオロワ回路において、電流ミラー
回路の出力トランジスタQ4の電源遮断時の飽和
を防止するため、差動トランジスタQ1のコレク
タに直列にダイオードQ10を挿入し、上記差動ト
ランジスタQ1のコレクタにそのベースが接続さ
れ、他方の差動トランジスタQ2のコレクタに電
流制限抵抗R4を介してそのエミツタが接続され
たpnpトランジスタQ11によりトランジスタQ4の
飽和を検出し、この検出で上記コンデンサC1の
放電回路を構成するトランジスタQ12を制御する
ものである。
と、その共通エミツタに設けられた定電流源I01
と、上記トランジスタQ1，Q2のコレクタに設け
られ、コレクタ電流の差の出力電流を得る電流ミ
ラー回路とで構成された差動トランジスタ増幅回
路と、上記出力電流を入力とするトランジスタ
Q4と、そのエミツタに設けられたレベルシフト
ダイオード（ダイオード接続したトランジスタを
含む以下同じ）Q6，Q7と定電流源I02とで構成さ
れたエミツタフオロワ回路と、この出力を入力と
するトランジスタQ5Q6とで構成されたコンプリ
メンタリプツシユプル出力回路と、分圧低抗R1，
R2と電源リツプル除去用コンデンサC1とで構成
されたバイアス回路とを具備し、このバイアス電
圧を抵抗R3を介して入力信号VINが印加される差
動トランジスタQ1のベースに印加し、上記出力
を差動トランジスタQ2に100％帰還した前記同様
なボルテージフオロワ回路において、電流ミラー
回路の出力トランジスタQ4の電源遮断時の飽和
を防止するため、差動トランジスタQ1のコレク
タに直列にダイオードQ10を挿入し、上記差動ト
ランジスタQ1のコレクタにそのベースが接続さ
れ、他方の差動トランジスタQ2のコレクタに電
流制限抵抗R4を介してそのエミツタが接続され
たpnpトランジスタQ11によりトランジスタQ4の
飽和を検出し、この検出で上記コンデンサC1の
放電回路を構成するトランジスタQ12を制御する
ものである。
この回路においては、検出トランジスタQ11の
ベース電位は、VCC−2VFで規定されるものであ
る。したがつて、トランジスタQ11がオンする条
件は、トランジスタQ4のコレクタ、エミツタ間
電圧VCEQ4がVCEQ4VFとなつたときである。
ベース電位は、VCC−2VFで規定されるものであ
る。したがつて、トランジスタQ11がオンする条
件は、トランジスタQ4のコレクタ、エミツタ間
電圧VCEQ4がVCEQ4VFとなつたときである。
この検出出力でコンデンサC1を放電させるも
のであるので、電源遮断時においてバイアス電圧
VBと電源電圧VCCの立ち下り時定数が大きく異な
るものであつても、上記トランジスタQ4のコレ
クタ、エミツタ間電圧VCEQ4がダイオードQ3の順
方向電圧VFと等しくなつた時点からは、トラン
ジスタQ12のオンにより、バイアス電圧VBを電源
電圧VCCの立ち下り時定数に応じて放電させるも
のである。したがつて、出力直流レベルとバイア
ス電圧VBとの一致が図られ、電源再投入時のポ
ツプ音を防止できるものとなる。
のであるので、電源遮断時においてバイアス電圧
VBと電源電圧VCCの立ち下り時定数が大きく異な
るものであつても、上記トランジスタQ4のコレ
クタ、エミツタ間電圧VCEQ4がダイオードQ3の順
方向電圧VFと等しくなつた時点からは、トラン
ジスタQ12のオンにより、バイアス電圧VBを電源
電圧VCCの立ち下り時定数に応じて放電させるも
のである。したがつて、出力直流レベルとバイア
ス電圧VBとの一致が図られ、電源再投入時のポ
ツプ音を防止できるものとなる。
第３図は、この発明の他の一実施例を示す回路
図である。
図である。
この実施例は、前記同様なボルテージフオロワ
回路において、差動トランジスタQ1，Q2のコレ
クタにそれぞれベースが接続され、エミツタを共
通として抵抗R3を介して電源電圧VCCに接続した
pnp差動トランジスタQ14，Q13を設け、上記差動
トランジスタQ14のコレクタ出力で前記同様のト
ランジスタQ12を制御してコンデンサC1を放電さ
せるようにするものである。
回路において、差動トランジスタQ1，Q2のコレ
クタにそれぞれベースが接続され、エミツタを共
通として抵抗R3を介して電源電圧VCCに接続した
pnp差動トランジスタQ14，Q13を設け、上記差動
トランジスタQ14のコレクタ出力で前記同様のト
ランジスタQ12を制御してコンデンサC1を放電さ
せるようにするものである。
すなわち、トランジスタQ4のコレクタ、エミ
ツタ間電圧VCEQ4がダイオードQ3の順方向電圧
VFQ3より小さくなつたとき、トランジスタQ14が
オンするものとなり、トランジスタQ4の飽和を
検出することができる。これにより、前記同様に
コンデンサC1を放電させ、電源遮断後の再投入
時のポツプ音を防止することができる。
ツタ間電圧VCEQ4がダイオードQ3の順方向電圧
VFQ3より小さくなつたとき、トランジスタQ14が
オンするものとなり、トランジスタQ4の飽和を
検出することができる。これにより、前記同様に
コンデンサC1を放電させ、電源遮断後の再投入
時のポツプ音を防止することができる。
この発明は、前記実施例に限定されず、出力を
100％負帰還するボルテージフオロワ回路の他、
直流帰還回路と交流帰還回路を設けて、任意の利
得設定を行なうものとしてもよい。
100％負帰還するボルテージフオロワ回路の他、
直流帰還回路と交流帰還回路を設けて、任意の利
得設定を行なうものとしてもよい。
また、プツシユプル出力回路を省略して、エミ
ツタフオロワ回路を出力回路として用いるもの等
種々変形できるものである。
ツタフオロワ回路を出力回路として用いるもの等
種々変形できるものである。
第１図は、従来技術の一例を示す回路図、第２
図〜第３図は、それぞれこの発明の一実施例を示
す回路図である。
図〜第３図は、それぞれこの発明の一実施例を示
す回路図である。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタと第２のトランジスタと
で構成された差動トランジスタ対と、上記差動ト
ランジスタ対の共通エミツタに接続された定電流
源と、上記第１のトランジスタのコレクタと電源
との間に接続され、上記第１のトランジスタのコ
レクタ電流を電圧に変換するための電流・電圧変
換手段と、上記電流・電圧変換手段の両端に発生
する電圧がベース・エミツタ間に印加され、上記
電源と上記第２のトランジスタのコレクタ間にエ
ミツタ・コレクタ通路が接続された第３のトラン
ジスタと、入力部において、上記第３のトランジ
スタのコレクタ電流と上記第２のトランジスタの
コレクタ電流との差電流を受け、出力部おいて、
上記差電流に基づく電圧を発生する出力回路と、
上記出力回路の出力電圧を上記第２のトランジス
タのベースに印加するための負帰還路と、分圧抵
抗手段とリツプル除去コンデンサとより成るバイ
アス回路と、上記バイアス回路のバイアス電圧を
上記第１のトランジスタのベースに印加するため
のバイアス電圧供給手段とを具備し、上記第１の
トランジスタのベースより入力信号を印加し、上
記出力回路の出力部より出力信号を取り出すよう
にした負帰還増幅回路において、上記第３のトラ
ンジスタのベースと上記第１のトランジスタのコ
レクタ間に接続された電圧降下手段と、上記第１
のトランジスタのコレクタにベースが、上記第３
のトランジスタのコレクタにエミツタが接続され
た第４のトランジスタと、上記バイアス回路のリ
ツプル除去コンデンサに接続され、上記バイアス
回路の時定数よりも小さな時定数を有する放電回
路とをさらに具備して成り、上記第４のトランジ
スタは上記第３のトランジスタのエミツタ・コレ
クタ間電圧が所定電圧以下の時、導通して、上記
放電回路を動作させるものであることを特徴とす
る負帰還増幅回路。 ２ 第１のトランジスタと第２のトランジスタと
で構成された差動トランジスタ対と、上記差動ト
ランジスタ対の共通エミツタに接続された定電流
源と、上記第１のトランジスタのコレクタと電源
との間に接続され、上記第１のトランジスタのコ
レクタ電流を電圧に変換するための電流・電圧変
換手段と、上記電流・電圧変換手段の両端に発生
する電圧がベース・エミツタ間に印加され、上記
電源と上記第２のトランジスタのコレクタ間にエ
ミツタ・コレクタ通路が接続された第３のトラン
ジスタと、入力部において、上記第３のトランジ
スタのコレクタ電流と上記第２のトランジスタの
コレクタ電流との差電流を受け、出力部おいて、
上記差電流に基づく電圧を発生する出力回路と、
上記出力回路の出力電圧を上記第２のトランジス
タのベースに印加するための負帰還路と、分圧抵
抗手段とリツプル除去コンデンサとより成るバイ
アス回路と、上記バイアス回路のバイアス電圧を
上記第１のトランジスタのベースに印加するため
のバイアス電圧供給手段とを具備し、上記第１の
トランジスタのベースより入力信号を印加し、上
記出力回路の出力部より出力信号を取り出すよう
にした負帰還増幅回路において、上記電源に一端
が接続された第１の抵抗と、上記第１の抵抗の他
端にエミツタが、上記第１のトランジスタのコレ
クタにベースが接続された第４のトランジスタ
と、上記第１の抵抗の他端にエミツタが、上記第
２のトランジスタのコレクタにベースが接続され
た第５のトランジスタと、上記バイアス回路のリ
ツプル除去コンデンサに接続され、上記バイアス
回路の時定数よりも小さな時定数を有する放電回
路とをさらに具備して成り、上記第４のトランジ
スタと第５のトランジスタは、上記第３のトラン
ジスタのエミツタ・コレクタ間電圧が所定電圧以
下の時に、差動的に導通、非導通状態となり、上
記放電回路を動作させるものであることを特徴と
する負帰還増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2653980A JPS56123107A (en) | 1980-03-05 | 1980-03-05 | Negative feedback amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2653980A JPS56123107A (en) | 1980-03-05 | 1980-03-05 | Negative feedback amplifying circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229901A Division JPH01151806A (ja) | 1988-09-16 | 1988-09-16 | 負帰環増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123107A JPS56123107A (en) | 1981-09-28 |
| JPH0136283B2 true JPH0136283B2 (ja) | 1989-07-31 |
Family
ID=12196293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2653980A Granted JPS56123107A (en) | 1980-03-05 | 1980-03-05 | Negative feedback amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56123107A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859212U (ja) * | 1981-10-15 | 1983-04-21 | 株式会社ケンウッド | 差動アンプ |
-
1980
- 1980-03-05 JP JP2653980A patent/JPS56123107A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123107A (en) | 1981-09-28 |
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