JPH0136293B2 - - Google Patents
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- JPH0136293B2 JPH0136293B2 JP56015538A JP1553881A JPH0136293B2 JP H0136293 B2 JPH0136293 B2 JP H0136293B2 JP 56015538 A JP56015538 A JP 56015538A JP 1553881 A JP1553881 A JP 1553881A JP H0136293 B2 JPH0136293 B2 JP H0136293B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
この発明は、調歩同期方式のデータ伝送におい
て、送信側のストツプビツト数を変えることがで
きるストツプビツト数設定回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a stop bit number setting circuit that can change the number of stop bits on the transmitting side in asynchronous data transmission.
(b) 従来技術と問題点 次に、調歩同期方式の説明図を第１図に示す。(b) Prior art and problems Next, an explanatory diagram of the start-stop synchronization method is shown in FIG.
第一図アは伝送する符号の波形例で、STはス
タートビツト、SPはストツプビツト、STとSP
の間は符号を表す。 Figure 1A is an example of the waveform of the code to be transmitted, where ST is the start bit, SP is the stop bit, and ST and SP.
The space between represents the sign.
受信側では、第１図のスタートビツトSTの立
上りとストツプビツトSPを検出してSTとSPの
間の符号を受信する。 On the receiving side, the rising edge of start bit ST and stop bit SP in FIG. 1 are detected and the code between ST and SP is received.
伝送路などに起因する符号ひずみが発生する
と、ひずみの程度によつて伝送品質に影響を及ぼ
す。 When code distortion occurs due to a transmission path or the like, transmission quality is affected depending on the degree of distortion.
次に、調歩同期方式の符号ひずみを第１図を参
照して説明する。 Next, the code distortion of the start-stop synchronization method will be explained with reference to FIG.
第１図イは、スタートビツトSTの立上りを基
準位置とし、この基準位置から第１図アの各ビツ
トの正しい時間位置を示す。 FIG. 1A uses the rising edge of the start bit ST as a reference position, and shows the correct time position of each bit in FIG. 1A from this reference position.
第１図アの実線で示したビツトは符号ひずみが
なく、第１図アの点線のビツトは符号ひずみが発
生している。第１図アの点線のビツトの符号ひず
みは第１図アの実線のビツトとの時間位置の差に
なる。 The bits indicated by solid lines in FIG. 1A have no sign distortion, and the bits indicated by dotted lines in FIG. 1A have sign distortion. The sign distortion of the dotted line bits in FIG. 1A is the difference in time position from the solid line bits in FIG. 1A.
符号ひずみが大きくなると、ストツプビツト
SPの部分が消えてしまい、調歩同期がとれなく
なることがある。そこで、ストツプビツトSPの
部分だけ1.5ビツト長や２ビツト長にして、符号
ひずみが大きくなつても、ストツプビツトSPを
確実に受信できるよにすることがある。 As the sign distortion increases, the stop bit
The SP part may disappear and start-stop synchronization may not be achieved. Therefore, only the stop bit SP part is made 1.5 bits long or 2 bits long so that the stop bit SP can be reliably received even if the code distortion becomes large.
このような場合、従来技術では基準の１ビツト
からゲート回路などで1.5ビツトや２ビツトを合
成しているので、同期用のビツトカウンタをビツ
ト数に合せて調整する必要があり、ストツプビツ
トSPのビツト数の変更が簡単にできないという
問題がある。 In such a case, in the conventional technology, 1.5 bits or 2 bits are synthesized from the standard 1 bit using a gate circuit, so it is necessary to adjust the bit counter for synchronization according to the number of bits, and the bit of the stop bit SP is There is a problem that the number cannot be changed easily.
(c) 発明の目的
この発明は、ストツプビツトSPのビツト数を
変える場合、ストツプビツトSPのときだけ動作
する分周器を採用し、ビツトカウンタは変更なし
で、そのまま使えるストツプビツト数設定回路の
提供を目的とする。(c) Purpose of the Invention The purpose of the present invention is to provide a stop bit number setting circuit that employs a frequency divider that operates only when the stop bit SP is changed when changing the number of bits of the stop bit SP, and can be used as is without changing the bit counter. shall be.
(d) 発明の実施例
次に、この発明による実施例の構成図を第２図
に示す。(d) Embodiment of the Invention Next, a block diagram of an embodiment of the invention is shown in FIG. 2.
第２図の１はクロツク発生回路、２Ａは分周
器、２Ｂは分周器、２Ｃは分周器、３はセレク
タ、４はビツトカウンタ、５はデコーダ、６はゲ
ート、７は端子、８は出力端子である。 In Fig. 2, 1 is a clock generation circuit, 2A is a frequency divider, 2B is a frequency divider, 2C is a frequency divider, 3 is a selector, 4 is a bit counter, 5 is a decoder, 6 is a gate, 7 is a terminal, 8 is the output terminal.
端子７にはビツトセレクト信号が加えられる。 A bit select signal is applied to terminal 7.
ビツトセレクト信号はストツプビツトSPのビ
ツト数を選択するためのものである。ストツプビ
ツトSPのビツト数が１のときは「０」である。
また、ビツトセレクト信号はストツプビツトSP
のビツト数が１より大きいときは「１」に設定さ
れる。 The bit select signal is for selecting the number of stop bits SP. When the number of bits in the stop bit SP is 1, it is "0".
Also, the bit select signal is stop bit SP.
When the number of bits is greater than 1, it is set to "1".
出力端子８からは分周器２Ｂの出力が送信用タ
イミング信号として取り出される。 The output of the frequency divider 2B is taken out from the output terminal 8 as a timing signal for transmission.
送信用タイミング信号は、例えば、第１図アの
符号を送信するためのものである。 The transmission timing signal is, for example, for transmitting the code shown in FIG. 1A.
クロツク発生回路１は第３図アのような信号を
発生する。 The clock generating circuit 1 generates a signal as shown in FIG. 3A.
分周器２Ａは、クロツク発生回路１の出力をｍ
分の１に分周する分周器で、その出力は第３図イ
のようになる。ここに、ｍ≧１で、第３図イはｍ
＝２の例である。 The frequency divider 2A divides the output of the clock generation circuit 1 into m
This is a frequency divider that divides the frequency by a factor of 1, and its output is as shown in Figure 3A. Here, m≧1, and Fig. 3 A is m
This is an example of =2.
分周器２Ｂは、後述のセレクタ３の出力を２分
の１に分周し、入力が分周器２Ａの出力のとき
は、分周器２Ｂの出力は第３図ウになる。 The frequency divider 2B divides the output of the selector 3, which will be described later, into half, and when the input is the output of the frequency divider 2A, the output of the frequency divider 2B is as shown in FIG. 3C.
第３図ウを送信用タイミング信号にし、この周
期が１ビツト長になるようにする。 The timing signal shown in FIG.
分周器２Ｃは、ストツプビツトSPのときだけ
動作し、クロツク発生回路１の出力をｎ分の１に
分周する。 The frequency divider 2C operates only when the stop bit is SP, and divides the frequency of the output of the clock generation circuit 1 into 1/n.
ここに、ｎ≧２、ｍ≠ｎである。ストツプビツ
トSPを1.5ビツト長にするときは、分周器２Ｃの
分周比を３分の１にし、ストツプビツトSPを２
ビツト長にするときは、分周比を４分の１にす
る。これは、ストツプビツトSPのビツト数をＭ
とするには、ストツプビツトSPのときだけ、第
３図イの分周器２Ａの出力波形をさらにＭ分の１
に分周した波形と同じものを分周器２Ｂに加える
必要があるからである。 Here, n≧2 and m≠n. To make the stop bit SP 1.5 bits long, set the frequency division ratio of the frequency divider 2C to 1/3 and set the stop bit SP to 2.
When increasing the bit length, set the frequency division ratio to 1/4. This means that the number of bits of stop bit SP is M
To do this, the output waveform of frequency divider 2A in Figure 3A is further divided by M only when the stop bit is SP.
This is because it is necessary to apply the same waveform frequency-divided to the frequency divider 2B.
すなわち、ストツプビツトSPのビツト数をＭ
とすると、分周器２Ａの分周比が１／ｍなので、
分周器２Ｃの分周比を１／ｎ＝１／mMにする。 In other words, the number of bits of stop bit SP is M
Then, since the frequency division ratio of frequency divider 2A is 1/m,
The frequency division ratio of the frequency divider 2C is set to 1/n=1/mM.
なお、第２図で分周器２Ａと分周器２Ｃを並列
に配置しているが、両者を直列にしてもよい。直
列にした場合は、両者の合成分周比を１／mMに
する。 Although the frequency divider 2A and the frequency divider 2C are arranged in parallel in FIG. 2, they may be arranged in series. When connected in series, the combined frequency division ratio of both should be 1/mM.
セレクタ３は、分周器２Ａと分周器２Ｃの出力
を切り換え、セレクタ３の出力を分周器２Ｂに送
る。セレクタ３は後述のゲート６の出力によつて
制御される。 The selector 3 switches the outputs of the frequency divider 2A and the frequency divider 2C, and sends the output of the selector 3 to the frequency divider 2B. Selector 3 is controlled by the output of gate 6, which will be described later.
ビツトカウンタ４は、分周器２Ｂからの送信用
タイミング信号をカウントする。つまり、ビツト
カウンタ４は、例えば第１図のSTからSPまでの
ビツト数をカウントする。 Bit counter 4 counts the transmission timing signal from frequency divider 2B. That is, the bit counter 4 counts the number of bits from ST to SP in FIG. 1, for example.
デコーダ５はビツトカウンタ４の出力をデコー
ドし、ストツプビツトSPのとき「１」を出す。 The decoder 5 decodes the output of the bit counter 4 and outputs "1" when the stop bit is SP.
例えば、第１図の場合、デコーダ５は、ビツト
カウンタ４のカウント値が７になると「１」を出
す。 For example, in the case of FIG. 1, the decoder 5 outputs "1" when the count value of the bit counter 4 reaches 7.
デコーダ５の出力は、ゲート６を介して分周器
２Ａ，２Ｂとセレクタ３に加えられ、分周器２Ａ
と２Ｂのオンオフを制御するとともにセレクタ３
の切換えを制御する。 The output of the decoder 5 is applied to the frequency dividers 2A, 2B and the selector 3 via the gate 6.
and selector 3 as well as controlling on/off of 2B.
control switching.
ゲート６の出力が「０」のときは、分周器２Ａ
はオンし、分周器２Ｃはオフになる。また、セレ
クタ３は分周器２Ａ側に切り換えられる。 When the output of gate 6 is "0", frequency divider 2A
is turned on and frequency divider 2C is turned off. Further, the selector 3 is switched to the frequency divider 2A side.
ゲート６の出力が「１」のときは、分周器２Ａ
はオフになり、分周器２Ｃはオンになる。また、
セレクタ３は分周器２Ｃ側に切り換えられる。 When the output of gate 6 is "1", frequency divider 2A
is turned off and frequency divider 2C is turned on. Also,
The selector 3 is switched to the frequency divider 2C side.
すなわち、第２図では、ビツトカウンタ４の出
力はデコーダ５でデコードして分周器２Ａ，２Ｃ
とセレクタ３に帰還し、ストツプビツトSPのと
きは、分周器２Ａは分周器２Ｃの出力を分周す
る。ストツプビツトSPでないときは、分周器２
Ｃは分周器２Ａの出力を分周する。 That is, in FIG. 2, the output of bit counter 4 is decoded by decoder 5 and sent to frequency dividers 2A and 2C.
is fed back to the selector 3, and when the stop bit is SP, the frequency divider 2A divides the output of the frequency divider 2C. When the stop bit is not SP, frequency divider 2
C divides the output of the frequency divider 2A.
従来回路では、ビツトカウンタ４の出力をデコ
ーダ５でデコードして帰還するループがなく、ま
たストツプビツトSPのビツト数を変えるときは、
その変更に合せてビツトカウンタ４を調整しなけ
ればならなかつた。第２図の実施例では、デコー
ダ５の出力で分周器２Ａと２Ｃの出力を選択して
いるので、ビツトカウンタ８はそのまま分周器２
Ｂの出力をカウントすればよい。 In the conventional circuit, there is no loop in which the output of the bit counter 4 is decoded by the decoder 5 and fed back, and when changing the number of bits of the stop bit SP,
The bit counter 4 had to be adjusted in accordance with the change. In the embodiment shown in FIG. 2, the output of the frequency dividers 2A and 2C is selected by the output of the decoder 5, so the bit counter 8 is directly connected to the frequency divider 2.
Just count the output of B.
次に、第２図の動作例を第４図の波形図で説明
する。 Next, the operation example shown in FIG. 2 will be explained using the waveform diagram shown in FIG. 4.
第４図はストツプビツトSPを1.5ビツト長にす
る場合の例で、分周器２Ｃの分周比は３分の１で
ある。 FIG. 4 shows an example in which the stop bit SP is 1.5 bits long, and the frequency division ratio of the frequency divider 2C is 1/3.
第４図アは、第３図アと同じくクロツク発生回
路１の出力波形である。 FIG. 4A shows the output waveform of the clock generation circuit 1, similar to FIG. 3A.
第４図イは分周器２Ａの出力波形で、時刻t1〜
t2の間はデコーダ５の出力でカウントをオフにす
る。時刻t1〜t2以外では、第４図イと同じように
第４図アの波形を２分の１に分周する。 FIG. 4A shows the output waveform of the frequency divider 2A, and it shows the output waveform from time t 1 to
During t2 , the count is turned off by the output of the decoder 5. At times other than time t 1 to t 2 , the waveform of FIG. 4A is divided into half in the same way as FIG. 4A.
第４図ウは分周器２Ｃの出力波形で、時刻t1〜
t2の間だけデコーダ５の出力でカウントをオンに
する。この場合、分周器２Ｃは、分周比が３分の
１なので、第４図アの波形３つで分周出力１つを
出す。第４図では、分周器２Ｃは、時刻t3，t2で
それぞれ分周出力を出す。 Figure 4 (c) shows the output waveform of the frequency divider 2C, from time t 1 to
The count is turned on at the output of the decoder 5 only during t2 . In this case, the frequency divider 2C has a frequency division ratio of 1/3, so it outputs one frequency-divided output with three waveforms as shown in FIG. 4A. In FIG. 4, the frequency divider 2C outputs frequency divided outputs at times t3 and t2, respectively.
第４図エはセレクタ３の出力波形で、第４図イ
と第４図ウの波形を加算した形になる。 FIG. 4E shows the output waveform of the selector 3, which is the sum of the waveforms in FIGS. 4A and 4C.
第４図オは分周器２Ｂの出力波形で、第４図エ
の波形を２分の１に分周したものである。第４図
では、時刻t1〜t2の間で、1.5ビツト長の送信用タ
イミング信号が得られるを示す。 FIG. 4E shows the output waveform of the frequency divider 2B, which is obtained by dividing the waveform in FIG. 4E into half. FIG. 4 shows that a 1.5-bit length transmission timing signal is obtained between times t1 and t2 .
すなわち、第４図オの時刻t1〜t2の送信用タイ
ミング信号は1.5ビツト長のストツプビツトを送
信するための信号である。 That is, the transmission timing signal from time t1 to t2 in FIG. 4E is a signal for transmitting a stop bit of 1.5 bit length.
(e) 発明の効果
この発明によれば、ストツプビツトSPのビツ
ト数を変える場合、分周器２Ｃの分周比を変える
ようにしているので、ストツプビツトSPを任意
のビツト数に設定することができるとともに、ス
トツプビツトSPのビツト数を変えてもビツトカ
ウンタをそのままで使えるので回路が簡単にな
る。(e) Effects of the invention According to this invention, when changing the number of bits of the stop bits SP, the division ratio of the frequency divider 2C is changed, so the stop bits SP can be set to any number of bits. In addition, even if the number of bits in the stop bit SP is changed, the bit counter can be used as is, which simplifies the circuit.
第１図は調歩同期方式の説明図、第２図はこの
発明による実施例の構成図、第３図は送信用タイ
ミング信号の説明図、第４図は第２図の動作例の
波形図である。
１……クロツク発生回路、２Ａ……分周器、２
Ｂ……分周器、２Ｃ……分周器、３……セレク
タ、４……ビツトカウンタ、５……デコーダ、６
……ゲート、７……端子、８……出力端子、ST
……スタートビツト、SP……ストツプビツト。
Fig. 1 is an explanatory diagram of the start-stop synchronization method, Fig. 2 is a configuration diagram of an embodiment according to the present invention, Fig. 3 is an explanatory diagram of a transmission timing signal, and Fig. 4 is a waveform diagram of the operation example of Fig. 2. be. 1...Clock generation circuit, 2A...Frequency divider, 2
B... Frequency divider, 2C... Frequency divider, 3... Selector, 4... Bit counter, 5... Decoder, 6
...gate, 7...terminal, 8...output terminal, ST
...Start bit, SP...Stop bit.
Claims (1)
の出力をｍ分の１に分周する第１の分周器２Ａ
と、第１の分周器２Ａの出力を２分の１に分周す
る第２の分周器２Ｂとをもち、第２の分周器２Ｂ
の出力を送信用タイミングにする調歩同期方式に
おいて、 第１の分周器２Ａに並列に配置し、ストツプビ
ツトのビツト数をＭとしたとき、クロツク発生回
路１の出力をmM分の１に分周する第３の分周器
２Ｃと、 第１の分周器２Ａと第３の分周器２Ｃを切り換
え、切換出力を第２の分周器２Ｂに加えるセレク
タ３と、 第２の分周器２Ｂの出力をカウントするビツト
カウンタ４と、 ビツトカウンタ４の出力をデコードし、ビツト
カウンタ４の出力からストツプビツトの位置を検
出するデコーダ５とを備え、 デコーダ５の出力を第１の分周器２Ａ、第２の
分周器２Ｃ及びセレクタ３に加え、デコーダ５の
出力で第１の分周器２Ａと第３の分周器２Ｃのオ
ンオフを制御するとともに、セレクタ３の切換え
を制御し、 ビツトカウンタ４の出力が「０」のときは、第
１の分周器２Ａの出力を第２の分周器２Ｂに加
え、 ビツトカウンタ４の出力が「１」のときは、第
３の分周器２Ｃの出力を第２の分周器２Ｂに加え
ることを特徴とするストツプビツト数設定回路。[Claims] 1. Clock generation circuit 1 and clock generation circuit 1
A first frequency divider 2A that divides the output of
and a second frequency divider 2B that divides the output of the first frequency divider 2A into half.
In the asynchronous system where the output of the clock generator 1 is used as the timing for transmission, the output of the clock generator 1 is placed in parallel with the first frequency divider 2A, and when the number of stop bits is M, the output of the clock generator 1 is divided into 1/mM. a selector 3 that switches between the first frequency divider 2A and the third frequency divider 2C and applies the switching output to the second frequency divider 2B; 2B, and a decoder 5 that decodes the output of the bit counter 4 and detects the position of the stop bit from the output of the bit counter 4. In addition to the second frequency divider 2C and selector 3, the output of the decoder 5 controls the on/off of the first frequency divider 2A and the third frequency divider 2C, and also controls the switching of the selector 3. When the output of the counter 4 is "0", the output of the first frequency divider 2A is added to the second frequency divider 2B, and when the output of the bit counter 4 is "1", the output of the first frequency divider 2A is added to the second frequency divider 2B. A stop bit number setting circuit characterized in that the output of the frequency divider 2C is applied to a second frequency divider 2B.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015538A JPS57129558A (en) | 1981-02-04 | 1981-02-04 | Setting circuit of stop bit number |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015538A JPS57129558A (en) | 1981-02-04 | 1981-02-04 | Setting circuit of stop bit number |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129558A JPS57129558A (en) | 1982-08-11 |
| JPH0136293B2 true JPH0136293B2 (en) | 1989-07-31 |
Family
ID=11891570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015538A Granted JPS57129558A (en) | 1981-02-04 | 1981-02-04 | Setting circuit of stop bit number |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57129558A (en) |
-
1981
- 1981-02-04 JP JP56015538A patent/JPS57129558A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57129558A (en) | 1982-08-11 |
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