JPH0136597B2 - - Google Patents
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- JPH0136597B2 JPH0136597B2 JP56082185A JP8218581A JPH0136597B2 JP H0136597 B2 JPH0136597 B2 JP H0136597B2 JP 56082185 A JP56082185 A JP 56082185A JP 8218581 A JP8218581 A JP 8218581A JP H0136597 B2 JPH0136597 B2 JP H0136597B2
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- JP
- Japan
- Prior art keywords
- circuit
- integrated circuit
- frequency
- signal
- input
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、検査に適した集積回路チツプに関す
る。特に、大規模集積論理回路の信号伝播遅延時
間の検査に適した集積回路チツプに関するもので
ある。
る。特に、大規模集積論理回路の信号伝播遅延時
間の検査に適した集積回路チツプに関するもので
ある。
従来、この種の大規模集積回路チツプにおける
伝播遅延時間の検査に関しては、二通りの方法が
行われている。
伝播遅延時間の検査に関しては、二通りの方法が
行われている。
すなわち、第１の方法は、被検査集積回路チツ
プの信号伝播径路に沿つて伝播遅延時間を直接測
定する方法である。これは、従来より行われてき
た方法であるが、集積回路チツプの集積度および
入出力ピン数の向上にともなつて、検査すべき信
号伝播径路の数が急激に増加し、検査時間そのも
のが増大するのみでなく、被検査径路を活性化す
る入力信号系列の生成に多大の時間を必要とす
る。これを解決するため、経済的に代表的被検査
径路についてのみ検査する方法が考えられる。し
かし、集積回路技術の進歩は素子の高性能化をと
もなつているため、集積回路チツプの伝播遅延時
間が、汎用の集積回路検査機の測定誤差とほぼ同
じ時間領域になり精度良く伝播遅延時間を測定す
ることは難しい。
プの信号伝播径路に沿つて伝播遅延時間を直接測
定する方法である。これは、従来より行われてき
た方法であるが、集積回路チツプの集積度および
入出力ピン数の向上にともなつて、検査すべき信
号伝播径路の数が急激に増加し、検査時間そのも
のが増大するのみでなく、被検査径路を活性化す
る入力信号系列の生成に多大の時間を必要とす
る。これを解決するため、経済的に代表的被検査
径路についてのみ検査する方法が考えられる。し
かし、集積回路技術の進歩は素子の高性能化をと
もなつているため、集積回路チツプの伝播遅延時
間が、汎用の集積回路検査機の測定誤差とほぼ同
じ時間領域になり精度良く伝播遅延時間を測定す
ることは難しい。
また、第２の方法は集積回路チツプの製造工程
でウエーハー上の特定位置に、そのウエーハー上
の集積回路を形成しているのと同じ基本回路を用
いた検査用チツプを配置し、その検査用チツプの
伝播遅延時間特性の検査によつて、そのウエーハ
ー全体の集積回路チツプの伝播遅延時間の合否を
判定するものである。この方法は、一般に同一ウ
エーハー上の集積回路チツプの特性上のバラツキ
が非常に小さいという事実に基く方法である。こ
の方法による伝播遅延時間特性の検査は、汎用集
積回路検査機の測定精度を許容し得る程度の、多
数段の基本回路列を検査用チツプ上に形成してお
き、その基本回路列の伝播遅延時間を測定するこ
とにより行われる。または、信号が自走し得るよ
うな基本回路の閉ループを検査用チツプに形成し
ておき、その発振周波数を測定することによつて
行われる。
でウエーハー上の特定位置に、そのウエーハー上
の集積回路を形成しているのと同じ基本回路を用
いた検査用チツプを配置し、その検査用チツプの
伝播遅延時間特性の検査によつて、そのウエーハ
ー全体の集積回路チツプの伝播遅延時間の合否を
判定するものである。この方法は、一般に同一ウ
エーハー上の集積回路チツプの特性上のバラツキ
が非常に小さいという事実に基く方法である。こ
の方法による伝播遅延時間特性の検査は、汎用集
積回路検査機の測定精度を許容し得る程度の、多
数段の基本回路列を検査用チツプ上に形成してお
き、その基本回路列の伝播遅延時間を測定するこ
とにより行われる。または、信号が自走し得るよ
うな基本回路の閉ループを検査用チツプに形成し
ておき、その発振周波数を測定することによつて
行われる。
この方法は集積回路チツプを組立てる以前の合
否の判定には有効であるが、最終的な製品におい
て伝播遅延時間に基いて集積回路チツプのクラス
分けを行う場合には、もはや適用できない。
否の判定には有効であるが、最終的な製品におい
て伝播遅延時間に基いて集積回路チツプのクラス
分けを行う場合には、もはや適用できない。
このため、集積回路チツプ内に制御信号によつ
て論理回路内に発振を生ぜしめるような閉ループ
を形成する回路を備え、その発振周波数を外部よ
り観測することによつて間接的に信号伝播遅延時
間を検査する方法が考えられる。しかし、この方
法は汎用の集積回路検査機ではこのような高周波
の発振周波数を検査することができず、専用の周
波数測定器が必要となる欠点を有する。
て論理回路内に発振を生ぜしめるような閉ループ
を形成する回路を備え、その発振周波数を外部よ
り観測することによつて間接的に信号伝播遅延時
間を検査する方法が考えられる。しかし、この方
法は汎用の集積回路検査機ではこのような高周波
の発振周波数を検査することができず、専用の周
波数測定器が必要となる欠点を有する。
本発明はこの点を改良するもので、集積回路チ
ツプの伝播遅延時間を間接的に、高精度で汎用集
積回路検査機によつて測定することができる集積
回路チツプを提供することを目的とする。
ツプの伝播遅延時間を間接的に、高精度で汎用集
積回路検査機によつて測定することができる集積
回路チツプを提供することを目的とする。
本発明は、第１の状態および第２の状態を有す
る制御入力と、この制御入力が第１の状態の場合
には通常の論理機能を実行し制御入力が第２の状
態の場合には、制御入力以外の入力に特定パター
ンの定常的入力信号を与えることによつて、信号
が自走し得る閉ループを形成する手段と、この自
走信号を入力とする周波数分周回路とを含むこと
を特徴とする。
る制御入力と、この制御入力が第１の状態の場合
には通常の論理機能を実行し制御入力が第２の状
態の場合には、制御入力以外の入力に特定パター
ンの定常的入力信号を与えることによつて、信号
が自走し得る閉ループを形成する手段と、この自
走信号を入力とする周波数分周回路とを含むこと
を特徴とする。
本発明は、集積回路に形成された論理回路の一
部に測定に際して特定の制御信号を与えることに
より閉ループを構成しその閉ループ内で自走発振
の生じる回路と、この自走発振の周波数を分周す
る回路と、この回路の分周出力を測定するための
端子とを含むことを特徴とする。
部に測定に際して特定の制御信号を与えることに
より閉ループを構成しその閉ループ内で自走発振
の生じる回路と、この自走発振の周波数を分周す
る回路と、この回路の分周出力を測定するための
端子とを含むことを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第１図は、本発明集積回路チツプの要部ブロツク
構成図である。入力端子１および出力端子２を有
する論理回路３の内部信号ａはアンド回路５の一
方の入力端子に導かれている。このアンド回路５
の他の入力端子には２種類の状態信号である制御
信号ｂが導かれている。このアンド回路５の出力
は前記論理回路３に導かれるとともに周波数分周
回路６にも導かれている。
第１図は、本発明集積回路チツプの要部ブロツク
構成図である。入力端子１および出力端子２を有
する論理回路３の内部信号ａはアンド回路５の一
方の入力端子に導かれている。このアンド回路５
の他の入力端子には２種類の状態信号である制御
信号ｂが導かれている。このアンド回路５の出力
は前記論理回路３に導かれるとともに周波数分周
回路６にも導かれている。
このような構成で、制御入力信号ｂが論理
「０」のときは、内部信号ａはアンド回路５によ
つて伝播が阻止され、アンド回路５の出力信号ｃ
は定常的に論理「０」となつている。この場合に
は、論理回路３はその入力端子１と出力端子２の
間において本来の論理機能を実行する。
「０」のときは、内部信号ａはアンド回路５によ
つて伝播が阻止され、アンド回路５の出力信号ｃ
は定常的に論理「０」となつている。この場合に
は、論理回路３はその入力端子１と出力端子２の
間において本来の論理機能を実行する。
一方、制御信号ｂが論理「１」のときは、内部
信号ａはアンド回路５を通過して論理回路３へ伝
播される。論理回路３へ入力する信号ｃは、内部
信号ａに到達し得るような径路を有するように論
理回路３内の位置に入力されているが、この場合
その径路は制御信号ｂが論理「１」で、かつ入力
端子１にある特定パターン入力を与えることによ
つてアンド回路５を含む閉ループを形成する。こ
の閉ループはそのループを１回伝播する毎に信号
極性が反転するように形成される。したがつて、
前記条件下でこの閉ループを信号は自走すること
になる。すなわち一定の周波数で発振することに
なるが、この発振周波数がこの閉ループの信号伝
播遅延時間と正確に対応つけられている。
信号ａはアンド回路５を通過して論理回路３へ伝
播される。論理回路３へ入力する信号ｃは、内部
信号ａに到達し得るような径路を有するように論
理回路３内の位置に入力されているが、この場合
その径路は制御信号ｂが論理「１」で、かつ入力
端子１にある特定パターン入力を与えることによ
つてアンド回路５を含む閉ループを形成する。こ
の閉ループはそのループを１回伝播する毎に信号
極性が反転するように形成される。したがつて、
前記条件下でこの閉ループを信号は自走すること
になる。すなわち一定の周波数で発振することに
なるが、この発振周波数がこの閉ループの信号伝
播遅延時間と正確に対応つけられている。
この信号ｃは、同時に周波数分周回路６へ接続
されており、周波数分周回路６は、この入力信号
ｃを分周してその結果を出力信号ｄとして送出す
る。
されており、周波数分周回路６は、この入力信号
ｃを分周してその結果を出力信号ｄとして送出す
る。
ここで、第２図に周波数分周回路６の要部ブロ
ツク構成図を示す。この周波数分周回路６はＮ個
のＴ型フリツプフロツプ８1〜８oを縦続接続して
構成されている。
ツク構成図を示す。この周波数分周回路６はＮ個
のＴ型フリツプフロツプ８1〜８oを縦続接続して
構成されている。
第３図は、第２図に×印で示した点の入力ある
いは出力波形を示す動作タイムチヤートである。
いは出力波形を示す動作タイムチヤートである。
周波数分周回路６への入力信号ｃは、第１のフ
リツプフロツプ８1の出力で1/2に分周され、この
出力を入力とする第２のフリツプフロツプ８2の
出力は更に1/2に分周され、同様に分周が行われ
Ｎ番目のフリツプフロツプ８N出力ｄは、入力信
号ｃに対して1/2Nに分周される。
リツプフロツプ８1の出力で1/2に分周され、この
出力を入力とする第２のフリツプフロツプ８2の
出力は更に1/2に分周され、同様に分周が行われ
Ｎ番目のフリツプフロツプ８N出力ｄは、入力信
号ｃに対して1/2Nに分周される。
ここで周波数分周回路６におけるフリツプフロ
ツプの数Ｎは周波数分周回路６の出力ｄの周波数
が汎用の集積回路検査機の最高動作周波数以下に
なるように決定される。この周波数分周回路６の
出力信号ｄの周期およびパルス幅は、入力信号ｃ
に正確に対応しており、したがつて前記閉ループ
の信号伝播遅延時間と正確に対応していることは
明らかである。一般に汎用集積回路検査機におい
ては、被検査集積回路チツプがこの集積回路検査
機の最高動作周波数以下の発振周波数を持つ場
合、その発振信号を集積回路検査機の基本クロツ
クとして動作する機能を備えている。したがつ
て、本発明の集積回路チツプの周波数分周回路６
の出力信号ｄを、上記汎用集積回路検査機の基本
クロツクとして使用することが可能である。また
内蔵の時間測定機能を用いて、上記発信信号のパ
ルス幅を測定することも可能である。
ツプの数Ｎは周波数分周回路６の出力ｄの周波数
が汎用の集積回路検査機の最高動作周波数以下に
なるように決定される。この周波数分周回路６の
出力信号ｄの周期およびパルス幅は、入力信号ｃ
に正確に対応しており、したがつて前記閉ループ
の信号伝播遅延時間と正確に対応していることは
明らかである。一般に汎用集積回路検査機におい
ては、被検査集積回路チツプがこの集積回路検査
機の最高動作周波数以下の発振周波数を持つ場
合、その発振信号を集積回路検査機の基本クロツ
クとして動作する機能を備えている。したがつ
て、本発明の集積回路チツプの周波数分周回路６
の出力信号ｄを、上記汎用集積回路検査機の基本
クロツクとして使用することが可能である。また
内蔵の時間測定機能を用いて、上記発信信号のパ
ルス幅を測定することも可能である。
汎用集積回路検査機の基本クロツクは現在20M
Hz程度（すなわち周期50ns）が普通であり、この
場合の時間測定精度は±1ns程度である。高性能
大規模集積回路における遅延時間が例えば2nsで
あつた場合、これを直接測定してもその精度は±
50％となつて実際的でない。しかし、本発明を適
用し遅延時間が例えば2nsの閉ループを形成した
場合、その閉ループの発振周波数は250MHz（す
なわち周期4ns）となるので、前記のフリツプフ
ロツプ数Ｎを４個に選定すれば分周された周波数
は 250MHz／24＝15.625MHz（周期64ns） となる。この周波数は汎用集積回路検査機の基本
クロツクとして使用できる。この状態において、
パルス幅（32ns）を測定したときその精度は±
3.125％程度となり、これは間接的に前記2nsの遅
延時間を±3.125％の精度で測定することと等価
である。
Hz程度（すなわち周期50ns）が普通であり、この
場合の時間測定精度は±1ns程度である。高性能
大規模集積回路における遅延時間が例えば2nsで
あつた場合、これを直接測定してもその精度は±
50％となつて実際的でない。しかし、本発明を適
用し遅延時間が例えば2nsの閉ループを形成した
場合、その閉ループの発振周波数は250MHz（す
なわち周期4ns）となるので、前記のフリツプフ
ロツプ数Ｎを４個に選定すれば分周された周波数
は 250MHz／24＝15.625MHz（周期64ns） となる。この周波数は汎用集積回路検査機の基本
クロツクとして使用できる。この状態において、
パルス幅（32ns）を測定したときその精度は±
3.125％程度となり、これは間接的に前記2nsの遅
延時間を±3.125％の精度で測定することと等価
である。
また、Ｎの値を増加することによつてさらに精
度を向上させることも可能である。
度を向上させることも可能である。
以上説明したように本発明によれば、制御信号
を与えその制御信号によつて論理回路内に発振を
生じさせる閉ループを形成するとともに、その発
振周波数の分周回路を設けることとした。したが
つて集積回路チツプの伝播遅延時間を間接的に、
しかも高精度で汎用集積回路検査機によつて測定
できる効果を有する。
を与えその制御信号によつて論理回路内に発振を
生じさせる閉ループを形成するとともに、その発
振周波数の分周回路を設けることとした。したが
つて集積回路チツプの伝播遅延時間を間接的に、
しかも高精度で汎用集積回路検査機によつて測定
できる効果を有する。
第１図は本発明の一実施例の要部ブロツク構成
図。第２図は周波数分周回路の要部ブロツク構成
図。第３図は第２図に×印で示した点の入力ある
いは出力波形を示す図。 １……入力端子、２……出力端子、３……論理
回路、５……アンド回路、６……周波数分周回
路、８1〜８o……フリツプフロツプ。
図。第２図は周波数分周回路の要部ブロツク構成
図。第３図は第２図に×印で示した点の入力ある
いは出力波形を示す図。 １……入力端子、２……出力端子、３……論理
回路、５……アンド回路、６……周波数分周回
路、８1〜８o……フリツプフロツプ。
Claims (1)
- １ 集積回路に形成された論理回路の一部に測定
に際して特定の制御信号を与えることにより閉ル
ープを構成し、その閉ループ内で自走発振の生じ
る回路と、この自走発振の周波数を分周する回路
と、この回路の分周出力を測定するための端子と
を含む集積回路チツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56082185A JPS57197831A (en) | 1981-05-29 | 1981-05-29 | Integration circuit chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56082185A JPS57197831A (en) | 1981-05-29 | 1981-05-29 | Integration circuit chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57197831A JPS57197831A (en) | 1982-12-04 |
| JPH0136597B2 true JPH0136597B2 (ja) | 1989-08-01 |
Family
ID=13767377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56082185A Granted JPS57197831A (en) | 1981-05-29 | 1981-05-29 | Integration circuit chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57197831A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181548A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS6089937A (ja) * | 1983-10-24 | 1985-05-20 | Nec Corp | 集積回路装置 |
| US4939389A (en) * | 1988-09-02 | 1990-07-03 | International Business Machines Corporation | VLSI performance compensation for off-chip drivers and clock generation |
| JPH07109845B2 (ja) * | 1989-11-15 | 1995-11-22 | 日本電気株式会社 | 半導体集積回路 |
-
1981
- 1981-05-29 JP JP56082185A patent/JPS57197831A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57197831A (en) | 1982-12-04 |
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