JPH04274100A - テスト回路内蔵のメモリーｌｓｉ - Google Patents
テスト回路内蔵のメモリーｌｓｉInfo
- Publication number
- JPH04274100A JPH04274100A JP3034944A JP3494491A JPH04274100A JP H04274100 A JPH04274100 A JP H04274100A JP 3034944 A JP3034944 A JP 3034944A JP 3494491 A JP3494491 A JP 3494491A JP H04274100 A JPH04274100 A JP H04274100A
- Authority
- JP
- Japan
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- clock
- output
- inputted
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 7
- 238000005259 measurement Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路内蔵のメモリ
ーＬＳＩに関する。
ーＬＳＩに関する。
【０００２】
【従来の技術】従来この種のメモリーＬＳＩではテスト
回路はほとんど内蔵されず、内蔵される場合もファンク
ションテスト用の回路だけであり、アクセススピード等
の測定については外部に接続するＬＳＩテスタを使って
行っていた。
回路はほとんど内蔵されず、内蔵される場合もファンク
ションテスト用の回路だけであり、アクセススピード等
の測定については外部に接続するＬＳＩテスタを使って
行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
ーＬＳＩでは電気特性、特にＡＣ特性をＬＳＩテスタを
使って測定するため治具等の誤差が測定値に入り込んだ
り、また高精度のＬＳＩテスタを必要とするためコスト
アップとなる欠点がある。
ーＬＳＩでは電気特性、特にＡＣ特性をＬＳＩテスタを
使って測定するため治具等の誤差が測定値に入り込んだ
り、また高精度のＬＳＩテスタを必要とするためコスト
アップとなる欠点がある。
【０００４】
【課題を解決するための手段】本発明のテスト回路内蔵
のメモリーＬＳＩは、外部からの情報によりリングオシ
レータまたは遅延回路として働くディレーゲートと、ア
ドレスレジスタおよびディレーゲートに接続するクロッ
ク入力と、ディレーゲート内の各段からの出力を入力し
選択結果をリードデータレジスタに出力するクロックセ
レクタ回路を有している。
のメモリーＬＳＩは、外部からの情報によりリングオシ
レータまたは遅延回路として働くディレーゲートと、ア
ドレスレジスタおよびディレーゲートに接続するクロッ
ク入力と、ディレーゲート内の各段からの出力を入力し
選択結果をリードデータレジスタに出力するクロックセ
レクタ回路を有している。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図である。アドレ
ス入力８ピンから入力されるアドレス情報はアドレスレ
ジスタ１に入力され保持される。アドレスレジスタ１の
出力はメモリーアレイ２に入力し記憶データを読み出す
。読み出されたデータはリードデータレジスタ３に入力
し保持された後、リードデータ出力１２に出力される。 複数のＮＡＮＤゲートまたはＮＯＴゲートにより構成さ
れるディレーゲート７にはリングオシレータイネーブル
９とクロック１１が入力される。ディレーゲート７の出
力はクロック出力１３に出力される。ディレーゲート７
内の各段での出力はクロックセレクタ６に入力しクロッ
クセレクト入力１０の情報により選択された信号がリー
ドデータレジスタ３のクロックとなる。
。図１は本発明の一実施例のブロック図である。アドレ
ス入力８ピンから入力されるアドレス情報はアドレスレ
ジスタ１に入力され保持される。アドレスレジスタ１の
出力はメモリーアレイ２に入力し記憶データを読み出す
。読み出されたデータはリードデータレジスタ３に入力
し保持された後、リードデータ出力１２に出力される。 複数のＮＡＮＤゲートまたはＮＯＴゲートにより構成さ
れるディレーゲート７にはリングオシレータイネーブル
９とクロック１１が入力される。ディレーゲート７の出
力はクロック出力１３に出力される。ディレーゲート７
内の各段での出力はクロックセレクタ６に入力しクロッ
クセレクト入力１０の情報により選択された信号がリー
ドデータレジスタ３のクロックとなる。
【０００６】次に動作について詳細に説明する。レジス
タ付のメモリＬＳＩのアクセスタイムを測定するために
はリードオシレータイネーブル９を“０”レベルにしク
ロック入力にクロック信号を入力し、アドレスレジスタ
１にアドレス情報をセットし、メモリーアレイ２のアク
セスを開始する。読み出されたデータはクロックセレク
タ６で選択されたクロックによりリードデータレジスタ
３にセットされる。このときクロックセレクト信号１０
がディレーゲート７のクロック入力に近い段の出力を選
択するとリードデータレジスタ３はメモリーアレイ２が
読出し動作を完了する前のデータを保持してしまう。
タ付のメモリＬＳＩのアクセスタイムを測定するために
はリードオシレータイネーブル９を“０”レベルにしク
ロック入力にクロック信号を入力し、アドレスレジスタ
１にアドレス情報をセットし、メモリーアレイ２のアク
セスを開始する。読み出されたデータはクロックセレク
タ６で選択されたクロックによりリードデータレジスタ
３にセットされる。このときクロックセレクト信号１０
がディレーゲート７のクロック入力に近い段の出力を選
択するとリードデータレジスタ３はメモリーアレイ２が
読出し動作を完了する前のデータを保持してしまう。
【０００７】メモリーアレイ２からの読出しデータをリ
ードデータレジスタ３にセットできるタイミングをクロ
ックセレクト信号１０でさがし、このタイミングをさが
した後リングオシレータイネーブル１０を“１”にし、
クロック入力を“１”にするとディレーゲート７とクロ
ックセレクタ６がリングオシレータとして動作し発振波
形がクロック出力に出力される。この発振周波数からア
クセスタイムを知ることができる。
ードデータレジスタ３にセットできるタイミングをクロ
ックセレクト信号１０でさがし、このタイミングをさが
した後リングオシレータイネーブル１０を“１”にし、
クロック入力を“１”にするとディレーゲート７とクロ
ックセレクタ６がリングオシレータとして動作し発振波
形がクロック出力に出力される。この発振周波数からア
クセスタイムを知ることができる。
【０００８】
【発明の効果】以上説明したように本発明は、メモリー
ＬＳＩ内にディレーゲートを内蔵させリングオシレータ
とディレーラインとして使用することにより、測定時の
治具等による測定誤差を防ぎ、高精度のＬＳＩテスタを
使用せずにメモリーのアクセスタイムを測定できるとい
う効果がある。
ＬＳＩ内にディレーゲートを内蔵させリングオシレータ
とディレーラインとして使用することにより、測定時の
治具等による測定誤差を防ぎ、高精度のＬＳＩテスタを
使用せずにメモリーのアクセスタイムを測定できるとい
う効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ アドレスレジスタ
２ メモリーアレイ
３ リードデータレジスタ
６ クロックセレクタ
７ ディレーゲート
Claims (1)
- 【請求項１】 アドレス入力からのデータを保持する
アドレスレジスタと、アドレスレジスタの出力に接続さ
れたメモリーアレイと、メモリーアレイからのリードデ
ータを保持するリードデータレジスタと、外部からの信
号によりリングオシレータまたは遅延回路として働くデ
ィレーゲートと、前記アドレスレジスタと前記ディレー
ゲートに接続するクロック入力と、ディレーゲート内の
各段からの出力を入力し選択結果を前記リードデータレ
ジスタクロックに出力するクロックセレクタ回路を含む
ことを特徴とするテスト回路内蔵のメモリーＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034944A JPH04274100A (ja) | 1991-03-01 | 1991-03-01 | テスト回路内蔵のメモリーｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034944A JPH04274100A (ja) | 1991-03-01 | 1991-03-01 | テスト回路内蔵のメモリーｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274100A true JPH04274100A (ja) | 1992-09-30 |
Family
ID=12428285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034944A Pending JPH04274100A (ja) | 1991-03-01 | 1991-03-01 | テスト回路内蔵のメモリーｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274100A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06194417A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | クロック信号発生回路 |
| US6115783A (en) * | 1996-08-15 | 2000-09-05 | Nec Corporation | Integrated circuit |
| US7266039B2 (en) | 2005-07-08 | 2007-09-04 | Winbond Electronics Corp. | Circuitry and method for adjusting signal length |
| JP2009159503A (ja) * | 2007-12-27 | 2009-07-16 | Nec Corp | モニタ回路及び電力低減システム |
| JP2010527174A (ja) * | 2007-04-30 | 2010-08-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ディジタル・システムの信頼性を監視するシステム、およびその監視する方法 |
| JP2010288142A (ja) * | 2009-06-12 | 2010-12-24 | Fujitsu Semiconductor Ltd | 遅延比較回路、遅延比較方法、遅延回路および半導体集積回路 |
| JP2012510742A (ja) * | 2008-11-28 | 2012-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | クロックデューティサイクル適合による半導体デバイスの性能の低下の補償 |
-
1991
- 1991-03-01 JP JP3034944A patent/JPH04274100A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06194417A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | クロック信号発生回路 |
| US6115783A (en) * | 1996-08-15 | 2000-09-05 | Nec Corporation | Integrated circuit |
| US6321291B1 (en) | 1996-08-15 | 2001-11-20 | Nec Corporation | Method of measuring the speed of a memory unit in an integrated circuit |
| US7266039B2 (en) | 2005-07-08 | 2007-09-04 | Winbond Electronics Corp. | Circuitry and method for adjusting signal length |
| JP2010527174A (ja) * | 2007-04-30 | 2010-08-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ディジタル・システムの信頼性を監視するシステム、およびその監視する方法 |
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| JP2012510742A (ja) * | 2008-11-28 | 2012-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | クロックデューティサイクル適合による半導体デバイスの性能の低下の補償 |
| JP2010288142A (ja) * | 2009-06-12 | 2010-12-24 | Fujitsu Semiconductor Ltd | 遅延比較回路、遅延比較方法、遅延回路および半導体集積回路 |
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