JPH0136751B2 - - Google Patents
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- Publication number
- JPH0136751B2 JPH0136751B2 JP56131763A JP13176381A JPH0136751B2 JP H0136751 B2 JPH0136751 B2 JP H0136751B2 JP 56131763 A JP56131763 A JP 56131763A JP 13176381 A JP13176381 A JP 13176381A JP H0136751 B2 JPH0136751 B2 JP H0136751B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- type flip
- signal
- synchronization signal
- horizontal drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明はフレーム同期信号検出回路に関する。
映像同期信号は奇数フイールドと偶数フイールド
の２つで一つのフレーム信号が構成されており、
フレームごとの同期をとるためにフレーム同期信
号が前記映像同期信号から作られる。従来では高
級型ビデオテープレコーダのようにロータリーイ
レースヘツドを有し、重ね書き編集ではなくて完
全電子編集を行うものにおいては、編集点におい
て画面の乱れを防止するためにフレーム同期信号
検出回路を設けてフレームごとの同期を取るよう
構成されている。
映像同期信号は奇数フイールドと偶数フイールド
の２つで一つのフレーム信号が構成されており、
フレームごとの同期をとるためにフレーム同期信
号が前記映像同期信号から作られる。従来では高
級型ビデオテープレコーダのようにロータリーイ
レースヘツドを有し、重ね書き編集ではなくて完
全電子編集を行うものにおいては、編集点におい
て画面の乱れを防止するためにフレーム同期信号
検出回路を設けてフレームごとの同期を取るよう
構成されている。
第２図は従来のフレーム同期信号検出回路を示
し、コンデンサと抵抗によつて時定数が決定され
る第１、第２、第３の単安定マルチバイブレータ
１，２，３と、微分回路４および加算器５とで次
のように構成されている。第１の単安定マルチバ
イブレータ〔以下MM1と称す〕１は規定時間が
0.5H以上で1H以下のパルス幅Ｗに設定されてお
り、偶数フイールドと奇数フイールドにおいてそ
れぞれ等価パルス数が異なる第１図Ａのａまたは
第１図Ｂのａの映像同期信号の立ち下がりでトリ
ガーされ、偶数フイールドにおいては等価パルス
が抜かれた第１図Ａのｂの信号が得られ、奇数フ
イールドにおいては等価パルスが抜かれた第１図
Ｂのｂの信号が得られる。第２の単安定マルチバ
イブレータ〔以下MM2と称す〕２はMM１，１
出力信号の立ち下がりでトリガーされ水平駆動信
号HDとして、偶数フイールドでは第１図Ａのｃ
が、奇数フイールドでは第１図Ｂのｃがそれぞれ
出力される。この２つの水平駆動信号HDを比べ
ると、偶数フイールドと奇数フイールドでは前述
のように等価パルスの数が異なるため、偶数フイ
ールド〔第１図Ａの場合〕には垂直同期信号VD
のスタート位置ｔと同時に水平駆動信号HDが立
ち下がつているが、奇数フイールド〔第１図Ｂの
場合〕には前記スタート位置ｔから0.5H遅れて
立ち下がつている。
し、コンデンサと抵抗によつて時定数が決定され
る第１、第２、第３の単安定マルチバイブレータ
１，２，３と、微分回路４および加算器５とで次
のように構成されている。第１の単安定マルチバ
イブレータ〔以下MM1と称す〕１は規定時間が
0.5H以上で1H以下のパルス幅Ｗに設定されてお
り、偶数フイールドと奇数フイールドにおいてそ
れぞれ等価パルス数が異なる第１図Ａのａまたは
第１図Ｂのａの映像同期信号の立ち下がりでトリ
ガーされ、偶数フイールドにおいては等価パルス
が抜かれた第１図Ａのｂの信号が得られ、奇数フ
イールドにおいては等価パルスが抜かれた第１図
Ｂのｂの信号が得られる。第２の単安定マルチバ
イブレータ〔以下MM2と称す〕２はMM１，１
出力信号の立ち下がりでトリガーされ水平駆動信
号HDとして、偶数フイールドでは第１図Ａのｃ
が、奇数フイールドでは第１図Ｂのｃがそれぞれ
出力される。この２つの水平駆動信号HDを比べ
ると、偶数フイールドと奇数フイールドでは前述
のように等価パルスの数が異なるため、偶数フイ
ールド〔第１図Ａの場合〕には垂直同期信号VD
のスタート位置ｔと同時に水平駆動信号HDが立
ち下がつているが、奇数フイールド〔第１図Ｂの
場合〕には前記スタート位置ｔから0.5H遅れて
立ち下がつている。
また映像同期信号から抽出した垂直同期信号
VDを第３のマルチバイブレータ〔以下MM3と
称す〕３で所定時間だけ遅延させてこの信号を微
分回路４を介してパルスＰを作り、このパルスＰ
を前記MM2２出力に発生する水平駆動信号HD
とを加算器５で加算すると、パルスＰと水平駆動
信号HDとの位相が合つているとレベルが２倍の
出力となつてこれがフレーム検出出力となり、位
置がずれているとフレーム検出出力が発生しな
い。
VDを第３のマルチバイブレータ〔以下MM3と
称す〕３で所定時間だけ遅延させてこの信号を微
分回路４を介してパルスＰを作り、このパルスＰ
を前記MM2２出力に発生する水平駆動信号HD
とを加算器５で加算すると、パルスＰと水平駆動
信号HDとの位相が合つているとレベルが２倍の
出力となつてこれがフレーム検出出力となり、位
置がずれているとフレーム検出出力が発生しな
い。
このようにして従来ではフレーム同期信号が検
出されているが、MM1、MM2、MM3１，２，
３を使用するため経年変化があると共に生産時に
おける時定数の調整個所が多く、また、アナログ
信号を取り扱つているため雑音によつて誤動作し
やすいのが現状である。
出されているが、MM1、MM2、MM3１，２，
３を使用するため経年変化があると共に生産時に
おける時定数の調整個所が多く、また、アナログ
信号を取り扱つているため雑音によつて誤動作し
やすいのが現状である。
そこで本発明は上記問題点を回避すべく成され
たものであつて、映像同期信号をデジタル回路で
処理してフレーム同期信号を得ることができるも
のを提供する。
たものであつて、映像同期信号をデジタル回路で
処理してフレーム同期信号を得ることができるも
のを提供する。
以下本発明の一実施例を第３図に基づいて説明
する。
する。
６は映像同期信号Ｖから0.5H以上1H以下の等
パルスを除く第１の計数手段で、映像同期信号Ｖ
をクロツク入力CKとする第１のＤ型フリツプフ
ロツプ７と、第１のＤ型フリツプフロツプ７がセ
ツトされる度にクロツク信号８の計数を開始して
0.5H以上1H以下の一定時間の経過を検出し第１
のＤ型フリツプフロツプ７をリセツトする第１の
カウンタ９とから成る。１０は信号が入力される
度に映像同期信号Ｖに同期した所定幅の前記水平
駆動信号HDを出力する第２の計数手段で、第１
のＤ型フリツプフロツプ７出力信号をクロツク入
力CKとする第２のＤ型フリツプフロツプ１１と、
第２のＤ型フリツプフロツプ１１がセツトされる
度にクロツク信号８の計数を開始して所定時間後
に第２のＤ型フリツプフロツプ１１をリセツトす
る第２のカウンタ１２とから成る。１３はシフト
レジスタで、クロツク信号８をシフトパルスとし
て第２のＤ型フリツプフロツプ２出力に発生する
水平駆動信号HDを一定時間遅延させる。１４は
第３のＤ型フリツプフロツプで、映像同期信号Ｖ
から抽出された垂直同期信号VDをクロツク入力
とし、データ入力として前記シフトレジスタ１３
を介して遅延させた水平駆動信号HD′が入力され
ており、遅延された水平駆動信号HD′と垂直同期
信号VDの位相が一致する状態と一致しない状態
を検出している。なお、前記シフトレジスタ１３
の遅延量は第３のＤ型フリツプフロツプ１４での
サンプリングが正確に行えるように設定されてい
る。
パルスを除く第１の計数手段で、映像同期信号Ｖ
をクロツク入力CKとする第１のＤ型フリツプフ
ロツプ７と、第１のＤ型フリツプフロツプ７がセ
ツトされる度にクロツク信号８の計数を開始して
0.5H以上1H以下の一定時間の経過を検出し第１
のＤ型フリツプフロツプ７をリセツトする第１の
カウンタ９とから成る。１０は信号が入力される
度に映像同期信号Ｖに同期した所定幅の前記水平
駆動信号HDを出力する第２の計数手段で、第１
のＤ型フリツプフロツプ７出力信号をクロツク入
力CKとする第２のＤ型フリツプフロツプ１１と、
第２のＤ型フリツプフロツプ１１がセツトされる
度にクロツク信号８の計数を開始して所定時間後
に第２のＤ型フリツプフロツプ１１をリセツトす
る第２のカウンタ１２とから成る。１３はシフト
レジスタで、クロツク信号８をシフトパルスとし
て第２のＤ型フリツプフロツプ２出力に発生する
水平駆動信号HDを一定時間遅延させる。１４は
第３のＤ型フリツプフロツプで、映像同期信号Ｖ
から抽出された垂直同期信号VDをクロツク入力
とし、データ入力として前記シフトレジスタ１３
を介して遅延させた水平駆動信号HD′が入力され
ており、遅延された水平駆動信号HD′と垂直同期
信号VDの位相が一致する状態と一致しない状態
を検出している。なお、前記シフトレジスタ１３
の遅延量は第３のＤ型フリツプフロツプ１４での
サンプリングが正確に行えるように設定されてい
る。
このように構成したため、第１、第２の計数手
段６，１０では第１、第２のカウンタ９，１２を
用いてデジタル的に処理するため調整を必要とせ
ず、しかも経年変化の問題もなく、正確な信号を
出力できる。よつて第３のＤ型フリツプフロツプ
１４の出力は垂直同期信号VDと水平駆動信号
HD′との位置が等しければ論理レベル“Ｈ”とな
り、両者の位相が合つていなければ論理レベル
“Ｌ”となるフレーム同期信号１５が発生する。
またシフトレジスタ１３は垂直同期信号VDと水
平駆動信号HDのうちの水平駆動信号HDを遅延
するため、その遅延量も少なくて済む。
段６，１０では第１、第２のカウンタ９，１２を
用いてデジタル的に処理するため調整を必要とせ
ず、しかも経年変化の問題もなく、正確な信号を
出力できる。よつて第３のＤ型フリツプフロツプ
１４の出力は垂直同期信号VDと水平駆動信号
HD′との位置が等しければ論理レベル“Ｈ”とな
り、両者の位相が合つていなければ論理レベル
“Ｌ”となるフレーム同期信号１５が発生する。
またシフトレジスタ１３は垂直同期信号VDと水
平駆動信号HDのうちの水平駆動信号HDを遅延
するため、その遅延量も少なくて済む。
以上説明のように本発明によると、映像同期信
号から0.5H以上1H以下の等価パルスを除く第１
の計数手段と、第１の計数手段の出力信号を入力
して映像同期信号に同期した所定幅の前記水平駆
動信号を出力する第２の計数手段と、前記水平駆
動信号を遅延させるシフトレジスタと、映像同期
信号から抽出された垂直同期信号が発生の度に前
記シフトレジスタの出力をサンプリングし、遅延
された水平駆動信号と垂直同期信号の位相が一致
する状態と一致しない２つの状態を検出する第３
のＤ型フリツプフロツプとを設け、前記遅延させ
た水平駆動信号と垂直同期信号の位相が一致した
ときに前記第３のＤ型フリツプフロツプ出力にフ
レーム同期信号を得るように構成したため、シン
プルなゲートの少ない構成で従来に比べて大幅に
調整個所を減すことができると共に経年変化もな
く、雑音による誤動作もなく、本発明ではクロツ
ク信号が正確であれば正確な位相と幅のフレーム
検出信号を得ることができ、ビデオテープレコー
ダの高精度編集に寄与できるものである。
号から0.5H以上1H以下の等価パルスを除く第１
の計数手段と、第１の計数手段の出力信号を入力
して映像同期信号に同期した所定幅の前記水平駆
動信号を出力する第２の計数手段と、前記水平駆
動信号を遅延させるシフトレジスタと、映像同期
信号から抽出された垂直同期信号が発生の度に前
記シフトレジスタの出力をサンプリングし、遅延
された水平駆動信号と垂直同期信号の位相が一致
する状態と一致しない２つの状態を検出する第３
のＤ型フリツプフロツプとを設け、前記遅延させ
た水平駆動信号と垂直同期信号の位相が一致した
ときに前記第３のＤ型フリツプフロツプ出力にフ
レーム同期信号を得るように構成したため、シン
プルなゲートの少ない構成で従来に比べて大幅に
調整個所を減すことができると共に経年変化もな
く、雑音による誤動作もなく、本発明ではクロツ
ク信号が正確であれば正確な位相と幅のフレーム
検出信号を得ることができ、ビデオテープレコー
ダの高精度編集に寄与できるものである。
第１図は従来のフレーム同期信号検出回路の要
部波形図、第２図は従来のフレーム同期信号検出
回路、第３図は本発明のフレーム同期信号検出回
路の一実施例の構成図である。 ６……第１の計数手段、７……第１のＤ型フリ
ツプフロツプ、８……クロツク信号、９……第１
のカウンタ、１０……第２の計数手段、１１……
第２のＤ型フリツプフロツプ、１２……第２のカ
ウンタ、１３……シフトレジスタ、１４……第３
のＤ型フリツプフロツプ、１５……フレーム検出
信号、Ｖ……映像同期信号、HD……水平駆動信
号、VD……垂直同期信号。
部波形図、第２図は従来のフレーム同期信号検出
回路、第３図は本発明のフレーム同期信号検出回
路の一実施例の構成図である。 ６……第１の計数手段、７……第１のＤ型フリ
ツプフロツプ、８……クロツク信号、９……第１
のカウンタ、１０……第２の計数手段、１１……
第２のＤ型フリツプフロツプ、１２……第２のカ
ウンタ、１３……シフトレジスタ、１４……第３
のＤ型フリツプフロツプ、１５……フレーム検出
信号、Ｖ……映像同期信号、HD……水平駆動信
号、VD……垂直同期信号。
Claims (1)
- １ 映像同期信号をクロツク入力CKとする第１
のＤ型フリツプフロツプと、この第１のＤ型フリ
ツプフロツプがセツトされる度にクロツク信号の
計数を開始して0.5H以上1H以下の一定時間の経
過を検出し第１のＤ型フリツプフロツプをリセツ
トする第１のカウンタとから成り、映像同期信号
から0.5H以上1H以下の等価パルスを除く第１の
計数手段と、前記第１のＤ型フリツプフロツプの
出力信号をクロツク入力CKとする第２のＤ型フ
リツプフロツプと、この第２のＤ型フリツプフロ
ツプがセツトされる度にクロツク信号の計数を開
始して所定時間後に第２のＤ型フリツプフロツプ
をリセツトする第２のカウンタとから成り、映像
同期信号に同期した所定幅の前記水平駆動信号を
出力する第２の計数手段と、前記水平駆動信号を
遅延させるシフトレジスタと、映像同期信号から
抽出された垂直同期信号が発生の度に前記シフト
レジスタの出力をサンプリングし、遅延された水
平駆動信号と垂直同期信号の位相が一致する状態
と一致しない２つの状態を検出する第３のＤ型フ
リツプフロツプとを設け、前記遅延させた水平駆
動信号と垂直同期信号の位相が一致したときに前
記第３のＤ型フリツプフロツプ出力にフレーム同
期信号を得るように構成したフレーム同期信号検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131763A JPS5833365A (ja) | 1981-08-21 | 1981-08-21 | フレ−ム同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131763A JPS5833365A (ja) | 1981-08-21 | 1981-08-21 | フレ−ム同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833365A JPS5833365A (ja) | 1983-02-26 |
| JPH0136751B2 true JPH0136751B2 (ja) | 1989-08-02 |
Family
ID=15065595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131763A Granted JPS5833365A (ja) | 1981-08-21 | 1981-08-21 | フレ−ム同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833365A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128790A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 奇数・偶数フイ−ルド判別回路 |
| US4655177A (en) * | 1985-06-28 | 1987-04-07 | Cummins Engine Company, Inc. | Rocker arm support assembly |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696576A (en) * | 1979-12-29 | 1981-08-04 | Sony Corp | Framing circuit |
-
1981
- 1981-08-21 JP JP56131763A patent/JPS5833365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833365A (ja) | 1983-02-26 |
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