JPH0137009B2 - - Google Patents
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- JPH0137009B2 JPH0137009B2 JP57208861A JP20886182A JPH0137009B2 JP H0137009 B2 JPH0137009 B2 JP H0137009B2 JP 57208861 A JP57208861 A JP 57208861A JP 20886182 A JP20886182 A JP 20886182A JP H0137009 B2 JPH0137009 B2 JP H0137009B2
- Authority
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- Japan
- Prior art keywords
- gate circuit
- array
- circuit
- turned
- discharge
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はロジツクアレイに関し、特にダイナミ
ツク駆動のロジツクアレイに関する。
ツク駆動のロジツクアレイに関する。
（従来技術）
通常、同一構造のセルの規則的配列（アレイ）
によつて実現されるメモリに対して、各種のゲー
ト回路、論理演算回路、レジスタ等によつて構成
される各種の制御論理回路はランダムロジツクと
呼ばれている。このランダムロジツクは回路規模
が増大するにつれて不規則構造ゆえに設計が非常
に難しくなる。
によつて実現されるメモリに対して、各種のゲー
ト回路、論理演算回路、レジスタ等によつて構成
される各種の制御論理回路はランダムロジツクと
呼ばれている。このランダムロジツクは回路規模
が増大するにつれて不規則構造ゆえに設計が非常
に難しくなる。
このため、規則的な構造を持つたロジツクアレ
イが普及してきている。このロジツクアレイは、
規則的な構造のため回路規模が増大しても設計の
難易度はそれほど増大しないという利点をもつて
いる。
イが普及してきている。このロジツクアレイは、
規則的な構造のため回路規模が増大しても設計の
難易度はそれほど増大しないという利点をもつて
いる。
ロジツクアレイの最適な例として、PLA（プロ
グラマブルロジツクアレイ）について第１図を参
照し説明する。
グラマブルロジツクアレイ）について第１図を参
照し説明する。
PLAは基本的にはANDアレイ１′及びORアレ
イ２′と呼ばれる２つのアレイ構造から成り立つ
ている。ANDアレイ１′では、入力変数及びその
不定形に対する任意の論理積（AND）が実現さ
れ、ORアレイ２′ではそれらの論理積に対する
任意の論理和（OR）が実現される。
イ２′と呼ばれる２つのアレイ構造から成り立つ
ている。ANDアレイ１′では、入力変数及びその
不定形に対する任意の論理積（AND）が実現さ
れ、ORアレイ２′ではそれらの論理積に対する
任意の論理和（OR）が実現される。
このPLAをCMOS（相補型MOS）ゲート回路
で実現するには各種の方法がある。すなわち、
ANDアレイ１′、ORアレイ２′を共にスタテツク
回路にする方法、ANDアレイ１′はスタテツク回
路で、ORアレイ２′はダイナミツク回路にする
方法、ANDアレイ１′、ORアレイ２′共にダイナ
ミツク回路にする方法がある。
で実現するには各種の方法がある。すなわち、
ANDアレイ１′、ORアレイ２′を共にスタテツク
回路にする方法、ANDアレイ１′はスタテツク回
路で、ORアレイ２′はダイナミツク回路にする
方法、ANDアレイ１′、ORアレイ２′共にダイナ
ミツク回路にする方法がある。
この３つの方法のうち最後のすべてダイナミツ
ク回路にする方法は、PLAの面積が最小となり
高集積化に適しているが、ダイナミツク駆動のた
めに特殊なクロツクが必要であることと、これに
ともないスピードが遅いという欠点がある。
ク回路にする方法は、PLAの面積が最小となり
高集積化に適しているが、ダイナミツク駆動のた
めに特殊なクロツクが必要であることと、これに
ともないスピードが遅いという欠点がある。
従来のダイナミツク駆動によるPLA回路の一
例を、第２図に示す回路図、第３図に示すタイミ
ングチヤートを参照して説明する。
例を、第２図に示す回路図、第３図に示すタイミ
ングチヤートを参照して説明する。
第１のゲート回路１はANDアレイを、第２ゲ
ート回路２はORアレイを構成している。P0p〜
P3pは第１のゲート回路１をプリチヤージするＰ
チヤネルのFETでN0s〜N3sはデイスチヤージ用
のＮチヤネルFETであり、N0〜N7はＮチヤネル
FETで入力信号I0，0，I1，1に対する論理積
を実現している。P4p〜P7pは第２のゲート回路２
をプリチヤージするＰチヤネルのFETで、N4s〜
N7sはデイスチヤージ用のＮチヤネルFETであ
り、、N8〜N14はＮチヤネルFETで第１のゲート
回路１の出力に対する論理和を構成している。
ート回路２はORアレイを構成している。P0p〜
P3pは第１のゲート回路１をプリチヤージするＰ
チヤネルのFETでN0s〜N3sはデイスチヤージ用
のＮチヤネルFETであり、N0〜N7はＮチヤネル
FETで入力信号I0，0，I1，1に対する論理積
を実現している。P4p〜P7pは第２のゲート回路２
をプリチヤージするＰチヤネルのFETで、N4s〜
N7sはデイスチヤージ用のＮチヤネルFETであ
り、、N8〜N14はＮチヤネルFETで第１のゲート
回路１の出力に対する論理和を構成している。
次に第３図を参照してこの従来例の動作を説明
する。まず、クロツクパルスAがアクテイブ
（ロウレベル）になるとプレチヤージ用FETP0p
〜P3pがオンとなり、第１のゲート回路１の出力
ライン（R0〜R3）はプリチヤージされる。（この
とき、デイスチヤージ用FETN0s〜N3sはオフと
なつている）。次にクロツクパルスAがインアク
テイブ（ハイレベル）になると、上記のデイスチ
ヤージ用FETN0s〜N3sはオンとなり、このとき
出力ライン（R0〜R3）における電荷は入力信号
（I0，0，I1，1）の状態に従つて、プリチヤー
ジされた状態を保つか、又はデイスチヤージされ
る。（このとき、プリチヤージ用FETP0p〜P3pは
オフとなつている）。
する。まず、クロツクパルスAがアクテイブ
（ロウレベル）になるとプレチヤージ用FETP0p
〜P3pがオンとなり、第１のゲート回路１の出力
ライン（R0〜R3）はプリチヤージされる。（この
とき、デイスチヤージ用FETN0s〜N3sはオフと
なつている）。次にクロツクパルスAがインアク
テイブ（ハイレベル）になると、上記のデイスチ
ヤージ用FETN0s〜N3sはオンとなり、このとき
出力ライン（R0〜R3）における電荷は入力信号
（I0，0，I1，1）の状態に従つて、プリチヤー
ジされた状態を保つか、又はデイスチヤージされ
る。（このとき、プリチヤージ用FETP0p〜P3pは
オフとなつている）。
一方、第２のゲート回路２においてはクロツク
パルスBがアクテイブ（ロウレベル）になるこ
とにより、プリチヤージ用FETP4p〜P7pがオン
し出力ラインO0〜O3はプリチヤージされる（こ
のとき、デイスチヤージ用FETN4s〜N7sはオフ
となつている。） Bがインアクテイブ（ハイレベル）になると
デイスチヤージ用FETN4s〜N7sがオンし、上記
出力ラインO0〜O3は第１ゲート回路１の出力ラ
インR0〜R3の状態によりプリチヤージされた状
態のまま保たれるか又はデイスチヤージされる。
（このときプリチヤージ用FETP4p〜P7pはオフと
なつている）。
パルスBがアクテイブ（ロウレベル）になるこ
とにより、プリチヤージ用FETP4p〜P7pがオン
し出力ラインO0〜O3はプリチヤージされる（こ
のとき、デイスチヤージ用FETN4s〜N7sはオフ
となつている。） Bがインアクテイブ（ハイレベル）になると
デイスチヤージ用FETN4s〜N7sがオンし、上記
出力ラインO0〜O3は第１ゲート回路１の出力ラ
インR0〜R3の状態によりプリチヤージされた状
態のまま保たれるか又はデイスチヤージされる。
（このときプリチヤージ用FETP4p〜P7pはオフと
なつている）。
第３図に示すように、クロツクパルスA，B
は、t0期間は、第１のゲート回路１と第２のゲー
ト回路２を共にプリチヤージするために、共にア
クテイブ状態（ロウレベル）にしている。t1期間
になると、Aがインアクテイブ状態（ハイレベ
ル）になり第１のゲート回路１はデイスチヤージ
状態になる。一方、第２のゲート回路２はBが
アクテイブ状態のままでプリチヤジ状態である。
t2期間は、Bもインアクテイブ（ハイレベル）
になり第２のゲート回路２もデイスチヤージ状態
になる。
は、t0期間は、第１のゲート回路１と第２のゲー
ト回路２を共にプリチヤージするために、共にア
クテイブ状態（ロウレベル）にしている。t1期間
になると、Aがインアクテイブ状態（ハイレベ
ル）になり第１のゲート回路１はデイスチヤージ
状態になる。一方、第２のゲート回路２はBが
アクテイブ状態のままでプリチヤジ状態である。
t2期間は、Bもインアクテイブ（ハイレベル）
になり第２のゲート回路２もデイスチヤージ状態
になる。
このような特殊なクロツクパルスにして、t0，
t1，t2の期間を設けてあるのは、例えば特開昭53
−146549に開示されているように、プリチヤージ
した電荷が帰還容量により分割され誤動作するの
を防止するためである。
t1，t2の期間を設けてあるのは、例えば特開昭53
−146549に開示されているように、プリチヤージ
した電荷が帰還容量により分割され誤動作するの
を防止するためである。
すなわち、第１のゲート回路１の出力ライン
（R0〜R3）と第２のゲート回路２の出力ラインO0
〜O3との交叉する部分には配線容量を主とする
帰還容量Cfiがあり、これと出力ラインO0〜O3ラ
インに設けられたFETN8〜N14のゲート容量Cgi
とが直列接続した形になり、この容量分割による
り出力ラインO0〜O3ラインにプリチヤージされ
た電荷が出力ラインR0〜R3に流れてそのレベル
をハイレベルに近づけ誤動作の原因となるため、
第１ゲート回路の出力が確定するまでの期間は第
２ゲート回路のプリチヤージを維持するようにし
ておかなければならないからである。
（R0〜R3）と第２のゲート回路２の出力ラインO0
〜O3との交叉する部分には配線容量を主とする
帰還容量Cfiがあり、これと出力ラインO0〜O3ラ
インに設けられたFETN8〜N14のゲート容量Cgi
とが直列接続した形になり、この容量分割による
り出力ラインO0〜O3ラインにプリチヤージされ
た電荷が出力ラインR0〜R3に流れてそのレベル
をハイレベルに近づけ誤動作の原因となるため、
第１ゲート回路の出力が確定するまでの期間は第
２ゲート回路のプリチヤージを維持するようにし
ておかなければならないからである。
このような従来のダイナミツク駆動のPLAで
は以下に示す２つの欠点を有している。
は以下に示す２つの欠点を有している。
第１に、クロツクパルスA，Bは下記の条件
を満足する特殊なクロツクパルスにする必要があ
ることである。
を満足する特殊なクロツクパルスにする必要があ
ることである。
Aのハイレベルの期間＞tA＋tB
Bのハイレベルの期間＞tB
ただし
tA；第１のゲート回路のデイスチヤージ時間
tB；第２のゲート回路のデイスチヤージ時間
第２に、クロツクパルスA，Bは基本クロツ
クから合成するため、３相クロツクの場合はt0＝
t1＝t2、あるいは４相のクロツクの場合t0＝t1、t2
＝2t0になるため、従来のPLAのアクセスタイム
は3t0あるいは4t0となり、基本クロツクが決定さ
れるとPLAのアクセスタイムは基本クロツクの
３〜４倍となり、ダイナミツク駆動のPLAはこ
れ以上高速化できないということである。
クから合成するため、３相クロツクの場合はt0＝
t1＝t2、あるいは４相のクロツクの場合t0＝t1、t2
＝2t0になるため、従来のPLAのアクセスタイム
は3t0あるいは4t0となり、基本クロツクが決定さ
れるとPLAのアクセスタイムは基本クロツクの
３〜４倍となり、ダイナミツク駆動のPLAはこ
れ以上高速化できないということである。
（発明の目的）
本発明の目的は、上記欠点を除去することによ
り、特殊なクロツクパルスを必要とない高速のダ
イナミツク駆動のロジツクアレイを提供すること
にある。
り、特殊なクロツクパルスを必要とない高速のダ
イナミツク駆動のロジツクアレイを提供すること
にある。
（発明の構成）
本発明は、複数の出力線の一端と他端との間に
接続され入力信号に応じて開閉するトランジスタ
群と、前記出力線の一端をプリチヤージする手段
と、前記入力信号が前記トランジスタ群に印加さ
れた後に前記出力線の他端をデイスチヤージする
手段とを含むことを特徴とするものである。
接続され入力信号に応じて開閉するトランジスタ
群と、前記出力線の一端をプリチヤージする手段
と、前記入力信号が前記トランジスタ群に印加さ
れた後に前記出力線の他端をデイスチヤージする
手段とを含むことを特徴とするものである。
（実施例の説明）
以下図面を参照して本発明について詳細に説明
する。
する。
第４図は本発明の一実施例を示す回路図であ
る。入力ゲート回路群は、ＮチヤネルFETN0〜
N7からなりANDアレイを構成する第１のゲート
回路９とプリチヤージ用のＰチヤネルFETP0p〜
P3pからなるFETアレイ３とデイスチヤージ用の
ＮチヤネルFETN0s〜N3sからなるFETアレイ８
とからなつている。出力ゲート回路群は、Ｐチヤ
ネルFETP0〜P7からなり第１のゲート回路９の
出力ラインR0〜R3をゲート入力としてORアレイ
を構成する第２のゲート回路４とデイスチヤージ
用のＮチヤネルFETN0p〜N3pからなるFETアレ
イ５とからなつている。７は入力制御回路でクロ
ツクパルスAがアクテイブな期間入力信号I10，
〜I13をハイレベルにするゲート群でNANDゲー
ト５０〜５３からなつているNANDゲート６は
FETアレイ８を制御するデイスチヤージ制御回
路である。なお４１は４２はインバータ、I0，I1
は原入力信号、O0〜O3は出力ラインである。
る。入力ゲート回路群は、ＮチヤネルFETN0〜
N7からなりANDアレイを構成する第１のゲート
回路９とプリチヤージ用のＰチヤネルFETP0p〜
P3pからなるFETアレイ３とデイスチヤージ用の
ＮチヤネルFETN0s〜N3sからなるFETアレイ８
とからなつている。出力ゲート回路群は、Ｐチヤ
ネルFETP0〜P7からなり第１のゲート回路９の
出力ラインR0〜R3をゲート入力としてORアレイ
を構成する第２のゲート回路４とデイスチヤージ
用のＮチヤネルFETN0p〜N3pからなるFETアレ
イ５とからなつている。７は入力制御回路でクロ
ツクパルスAがアクテイブな期間入力信号I10，
〜I13をハイレベルにするゲート群でNANDゲー
ト５０〜５３からなつているNANDゲート６は
FETアレイ８を制御するデイスチヤージ制御回
路である。なお４１は４２はインバータ、I0，I1
は原入力信号、O0〜O3は出力ラインである。
次に第５図に示すタイミンダチヤートを参照し
て本実施例の動作を説明する。
て本実施例の動作を説明する。
まずクロツクパルスAがアクテイブ（ロウレ
ベル）になると、プリチヤージ用FETP0p〜P3p
がオンとなり、かつ入力制御回路７の出力I10〜
I13がハイレベルになり、ANDアレイを構成して
いるＮチヤネルのFETN0〜N7がオンとなり、
NANDゲート６によりデイスチヤージ用
FETN0s〜N3sはオフとなり、第１のゲート回路
９の出力ラインR0〜R3及び配線容量はすべてプ
リチヤージされる。このとき、第２のゲート回路
４の論理和を構成しているＰチヤネルFETP0〜
P7はオフし、デイスチヤージ用FETN0s〜N3sは
φAがハイレベルのためオンしているため第２の
ゲート回路４の出力ラインO0〜O3はロウレベル
になる。（t0期間。） 次に、クロツクパルスAがインアクテイブ
（ハイレベル）になると、入力制御回路７の
NANDゲート５０〜５３の出力I10〜I13はそれぞ
れI0，0，I1，1（0はI0の反転、1はI1の反
転信号）が出力される。このとき、NANDゲー
ト６の入力信号I10とI11は反転の関係（すなわち
１方がハイレベルで他方はロウレベル）となり
NANDゲート６の出力はハイレベルとなり、デ
イスチヤージ用FETN0s〜N3sがオンする。（t3期
間。） デイスチヤージ用FETN0s〜N3sがオンするこ
とにより、第１のゲート回路９の出力ラインR0
〜R3は、入力信号I10〜I13の状態に従つてプリチ
ヤージされた状態を保つか又はデイスチヤージさ
れる。この結果出力ラインR0〜R3のうち１本の
ラインのみ選択されデイスチヤージしロウレベル
になる。一方、前記選択されたラインによつて第
２のゲート回路４の論理和を構成しているＰチヤ
ネルFETP0〜P7の一部がオンし、第２のゲート
回路９の出力O0〜O3はデイスチヤージされたま
まの状態を保つか又はオンしたFETによりプリ
チヤージされる。（期間t4。） なお、クロツクパルスAがアクテイブ（ロウ
レベル）の期間、入力制御回路７で入力信号I10
〜I13を強制的にハイレベルにしているのは既に
述べた容量分割による誤動作を防止するためであ
る。
ベル）になると、プリチヤージ用FETP0p〜P3p
がオンとなり、かつ入力制御回路７の出力I10〜
I13がハイレベルになり、ANDアレイを構成して
いるＮチヤネルのFETN0〜N7がオンとなり、
NANDゲート６によりデイスチヤージ用
FETN0s〜N3sはオフとなり、第１のゲート回路
９の出力ラインR0〜R3及び配線容量はすべてプ
リチヤージされる。このとき、第２のゲート回路
４の論理和を構成しているＰチヤネルFETP0〜
P7はオフし、デイスチヤージ用FETN0s〜N3sは
φAがハイレベルのためオンしているため第２の
ゲート回路４の出力ラインO0〜O3はロウレベル
になる。（t0期間。） 次に、クロツクパルスAがインアクテイブ
（ハイレベル）になると、入力制御回路７の
NANDゲート５０〜５３の出力I10〜I13はそれぞ
れI0，0，I1，1（0はI0の反転、1はI1の反
転信号）が出力される。このとき、NANDゲー
ト６の入力信号I10とI11は反転の関係（すなわち
１方がハイレベルで他方はロウレベル）となり
NANDゲート６の出力はハイレベルとなり、デ
イスチヤージ用FETN0s〜N3sがオンする。（t3期
間。） デイスチヤージ用FETN0s〜N3sがオンするこ
とにより、第１のゲート回路９の出力ラインR0
〜R3は、入力信号I10〜I13の状態に従つてプリチ
ヤージされた状態を保つか又はデイスチヤージさ
れる。この結果出力ラインR0〜R3のうち１本の
ラインのみ選択されデイスチヤージしロウレベル
になる。一方、前記選択されたラインによつて第
２のゲート回路４の論理和を構成しているＰチヤ
ネルFETP0〜P7の一部がオンし、第２のゲート
回路９の出力O0〜O3はデイスチヤージされたま
まの状態を保つか又はオンしたFETによりプリ
チヤージされる。（期間t4。） なお、クロツクパルスAがアクテイブ（ロウ
レベル）の期間、入力制御回路７で入力信号I10
〜I13を強制的にハイレベルにしているのは既に
述べた容量分割による誤動作を防止するためであ
る。
また、第１のゲート回路９をデイスチヤージす
るタイミングは、入力信号I10〜I13がそれぞれI0，
Ｉ0，I1，1に変化した後にする必要がある。こ
のため、本実施例においてはNANDゲート６に
より入力信号が変化したことを確めてデイスチヤ
ージしている。
るタイミングは、入力信号I10〜I13がそれぞれI0，
Ｉ0，I1，1に変化した後にする必要がある。こ
のため、本実施例においてはNANDゲート６に
より入力信号が変化したことを確めてデイスチヤ
ージしている。
本実施例のロジツクアレイを使用したPLAの
アクセスタイムは、第１のゲート回路９がデイス
チヤージし第２のゲート回路４のFETP0〜P7の
しきい値（VTH）を越えると第２のゲート回路４
が動作し始めるのでt3＋t4になる。すなわち、下
記のような関係になり、従来のPLAのアクセス
タイム（第３図のt1＋t2）を大幅に短かくするこ
とができる。
アクセスタイムは、第１のゲート回路９がデイス
チヤージし第２のゲート回路４のFETP0〜P7の
しきい値（VTH）を越えると第２のゲート回路４
が動作し始めるのでt3＋t4になる。すなわち、下
記のような関係になり、従来のPLAのアクセス
タイム（第３図のt1＋t2）を大幅に短かくするこ
とができる。
t3＋t4＜tA＋tB＜t1＋t2
なお、これまでの説明においては、PLAを例
としてとり上げたが、本発明はPLA以外の各種
のダイナミツク回路にも同様に適用できることは
いうまでもない。
としてとり上げたが、本発明はPLA以外の各種
のダイナミツク回路にも同様に適用できることは
いうまでもない。
さらに、基板電位を＋VCCの電源電位とした場
合について説明したが、基電位を零電位とする場
合にはFETのチヤネルの型を反転させることに
より同様に適用できることはいうまでもない。
合について説明したが、基電位を零電位とする場
合にはFETのチヤネルの型を反転させることに
より同様に適用できることはいうまでもない。
（発明の効果）
以上詳細に説明したとおり、本発明のロジツク
アレイは、入力ゲート回路群の開閉とデイスチヤ
ージを制御する入力制御回路とデイスチヤージ制
御回路とを有し、１つのクロツクパルスのみで動
作できるので、従来容量分割による誤動作を防止
するため用いていた期間とタイミングが規制され
た特殊な組合せの２つのクロツクパルスを用いる
必要がなくなり、簡単なクロツクパルスを用い
て、容量分割による誤動作もなく、しかも非常に
高速にすることができるという効果を有してい
る。
アレイは、入力ゲート回路群の開閉とデイスチヤ
ージを制御する入力制御回路とデイスチヤージ制
御回路とを有し、１つのクロツクパルスのみで動
作できるので、従来容量分割による誤動作を防止
するため用いていた期間とタイミングが規制され
た特殊な組合せの２つのクロツクパルスを用いる
必要がなくなり、簡単なクロツクパルスを用い
て、容量分割による誤動作もなく、しかも非常に
高速にすることができるという効果を有してい
る。
第１図はPLA（プログラムロジツクアレイ）の
構成図、第２図は一従来のPLAの回路図、第３
図は第２図の回路動作を説明するクロツクパルス
及び各ゲート回路の出力タイミングチヤート図、
第４図は本発明を適用したPLA回路の一実施例
を示す回路図、第５図は第４図の回路動作を説明
するためのクロツクパルス及び各ゲート回路の出
力タイミングチヤート図である。 １，９……第１のゲート回路、２，４……第２
のゲート回路、３，５，８……FETアレイ、６
……デイスチヤージ制御回路、７……入力制御回
路、１０……入力ゲート回路群、１１……出力ゲ
ート回路群、P0p〜P7p……プリチヤージ用Ｐチヤ
ネルFET、N0s〜N7s，N0p〜N3p……デイスチヤ
ージ用ＮチヤネルFET、N0〜N7……Ｎチヤネル
FET、P0〜P7……ＰチヤネルFET、R0〜R3，O0
〜O3……出力ライン、I0，I1，I10，I11，I12，I13
……入力信号、A，B……クロツクパルス。
構成図、第２図は一従来のPLAの回路図、第３
図は第２図の回路動作を説明するクロツクパルス
及び各ゲート回路の出力タイミングチヤート図、
第４図は本発明を適用したPLA回路の一実施例
を示す回路図、第５図は第４図の回路動作を説明
するためのクロツクパルス及び各ゲート回路の出
力タイミングチヤート図である。 １，９……第１のゲート回路、２，４……第２
のゲート回路、３，５，８……FETアレイ、６
……デイスチヤージ制御回路、７……入力制御回
路、１０……入力ゲート回路群、１１……出力ゲ
ート回路群、P0p〜P7p……プリチヤージ用Ｐチヤ
ネルFET、N0s〜N7s，N0p〜N3p……デイスチヤ
ージ用ＮチヤネルFET、N0〜N7……Ｎチヤネル
FET、P0〜P7……ＰチヤネルFET、R0〜R3，O0
〜O3……出力ライン、I0，I1，I10，I11，I12，I13
……入力信号、A，B……クロツクパルス。
Claims (1)
- １ 複数の出力線の一端と他端との間に接続され
入力信号に応じて導通又は遮断状態となるトラン
ジスタ群と、プリチヤージ期間に前記出力線の一
端をプリチヤージする手段と、前記プリチヤージ
期間に前記入力信号にかかわらず前記トランジス
タを導通状態にする制御回路と、前記プリチヤー
ジ期間を経て前記入力信号が前記トランジスタ群
に印加された後に前記出力線の他端をデイスチヤ
ージする手段とを含むことを特徴とするロジツク
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208861A JPS5999823A (ja) | 1982-11-29 | 1982-11-29 | ロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208861A JPS5999823A (ja) | 1982-11-29 | 1982-11-29 | ロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999823A JPS5999823A (ja) | 1984-06-08 |
| JPH0137009B2 true JPH0137009B2 (ja) | 1989-08-03 |
Family
ID=16563329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208861A Granted JPS5999823A (ja) | 1982-11-29 | 1982-11-29 | ロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999823A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211323A (ja) * | 1985-07-09 | 1987-01-20 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2544027B2 (ja) * | 1990-05-24 | 1996-10-16 | 株式会社東芝 | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596629A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | プログラマブルロジツクアレイ |
-
1982
- 1982-11-29 JP JP57208861A patent/JPS5999823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5999823A (ja) | 1984-06-08 |
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