JPH0137778B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数の中央処理装置と、二重化メモ
リとを有する情報処理システムにおいて、複数の
中央処理装置が均等にメモリをアクセスできると
共に、一方のメモリのデータを他方のメモリに複
写する処理を中央処理装置の処理を妨害すること
なく行い得るようになつた共通メモリの競合制御
方式に関するものである。

共通メモリへのアクセス要求の競合制御方式と
しては、中央処理装置毎にタイム・スロツトを割
当てアクセス要求の発した中央処理装置は該当す
るタイム・スロツトにおいてのみアクセスが許可
される方式、或いは原則として先に発生したアク
セス要求を受付け、アクセス要求が競合した場合
には固定の優先順位に従つて１つのアクセス要求
を受付ける方式などが従来より知られている。し
かし前者の方式では各中央処理装置のアクセスは
割当てられたタイム・スロツトが来るまで待たさ
れるので、アクセス要求が重ならず競合が存在し
ない場合でも、直ちにメモリをアクセスすること
が出来なくなり、実質的なアクセス・タイムが長
くなると言う欠点が存在する。また、後者の優先
順位固定方式では、常にアクセス・タイムの長い
ものと短いものが存在してしまう。

ところで、メモリを二重化し、書込みは両方の
メモリに対して行い、読出しはマスタ側のメモリ
から行う情報処理システムが知られている。この
種の情報処理システムにおいては、一方のメモリ
に障害が発生した場合に障害メモリをシステムか
ら切離し、障害メモリの修理を行い、修理が完了
した後で、他方のメモリのデータを一方のメモリ
に複写する必要がある。優先順位を可変にする
と、データ複写のためのメモリ・アクセス要求に
対して所定の優先順位を与えることが不可能とな
る。データ複写のためのメモリ・アクセスが高い
と、中央処理装置のメモリ・アクセス要求が待た
されると言う事態が発生し、システムの処理能力
が低下する。

本発明は、上記の考案に基づくものであつて、
二重化メモリを有する情報処理システムにおい
て、中央処理装置が均等にメモリをアクセスでき
ると共に、中央処理装置の処理を妨害することな
く、データ複写が行われるようになつた共通メモ
リの競合制御方式を提供することを目的としてい
る。

そしてそのため本発明の共通メモリの競合制御
方式は、 複数の中央処理装置１−０ないし１−ｎと、２
個のメモリ３−０，３−１と、それぞれが１個の
メモリと１対１に対応するメモリ・コントローラ
２−０，２−１と、各中央処理装置１−０ないし
１−ｎと２個のメモリ３−０，３−１間に設けら
れたバス４と、２個のメモリ・コントローラ２−
０，２−１間に設けられた複写バス５とを具備
し、且つ複写データが一方のメモリ・コントロー
ラによつて一方のメモリから読出され、複写デー
タが複写バス５を介して他方のメモリ・コントロ
ーラに転送され、他方のメモリに書き込まれる二
重化メモリを有する情報処理システムにおいて、 各メモリ・コントローラ２−０，２−１の中
に、複数のメモリ・アクセス要求が競合したとき
優先順位に従つてその内の一つを選択するアクセ
ス要求選択回路９と、データ複写を制御する複写
制御回路１０とを設け、 アクセス要求選択回路９の中に、自己のメモリ
に対するアクセス処理が終了する度にその計数値
が更新される１個のカウンタ２２を設け、 且つアクセス要求選択回路９を、複写制御回路
１０からのメモリ・アクセス要求に対しては常に
最下位の優先順位を与え、中央処理装置１−０な
いし１−ｎからのメモリ・アクセス要求に対して
は上記カウンタ２２の値に応じて変化する優先順
位を与えるよう構成したこと を特徴とするものである。

第１図ないし第３図は本発明が適用される二重
化メモリを有する情報処理システムを説明するも
のであつて、第１図は二重化メモリを有する情報
処理システムの概要を示す図、第２図は第１図の
メモリ・コントローラの１実施例のブロツク図、
第３図は第１図の情報処理システムにおける複写
データの流れを説明する図である。また、第４図
ないし第７図は本発明を説明するものであつて、
第４図は本発明の１実施例の概要を示す図、第５
図は第４図のカウンタの値と優先順位の関係を示
す図、第６図は本発明の要部の１実施例のブロツ
ク図、第７図は第６図の装置の動作を説明するタ
イムチヤートである。

第１図ないし第３図において、１−０ないし１
−ｎは中央処理装置、２−０と２−１はメモリ・
コントローラ、３−０と３−１はメモリ、４は共
通バス、５は複写バス、６−０ないし６−ｎは共
通バス制御回路、７はエラー検出・修正回路、８
はモード制御回路、９はアクセス要求選択回路、
１０は複写制御回路、１１はメモリ制御回路、１
２−０ないし１２−ｎは信号バス、１３−０ない
し１３−ｎはアクセス要求信号線、１４はバス、
１５ないし１９は信号線、２０はバス、２１−０
と２１−１はメモリ・バスをそれぞれ示してい
る。

第１図において、中央処理装置１−０ないし１
−ｎのそれぞれは、メモリ３−０，３−１を用い
てオンライン処理を行う。例えば、中央処理装置
１−０がライト要求を発すると、同一のデータが
メモリ３−０，３−１に書込まれ、リード要求を
発すると、メモリ３−０又は３−１のいずれか一
方から読出されたデータが中央処理装置１−０に
送られる。いずれのメモリからデータを読出すべ
きかの選択は、その時点でのメモリ・コントロー
ラ２−０，２−１の状態による。例えばメモリ・
コントローラ２−０がマスターでメモリ・コント
ローラ２−１がスレーブの場合には、マスター側
であるメモリ・コントローラ２−０が選択され
る。ここで言うマスタ、スレーブ等のメモリ・コ
ントローラの状態はモード制御回路８に保持され
ている。メモリ３−０又は３−１から読出された
データにエラーが検出されたとすると、マスタ、
スレーブの入れ替えを行なつた後、障害メモリ側
をシステムから切離し、障害メモリ側の修理を行
う。いま、メモリ３−１に障害が発生したとする
と、メモリ３−１の修理期間中においても、中央
処理装置１−０ないし１−ｎは正常なメモリ３−
０を使用して本来のオンライン処理を続行する。
メモリ３−１の修理が完了した時、メモリ３−０
の全内容を読出し、これをメモリ・コントローラ
２−０、複写バス５およびメモリ・コントローラ
２−１を介してメモリ３−１に送り、メモリ３−
１に書込む。上記のデータの複写は、メモリ３−
０と３−１がビジイでないこと及び中央処理装置
からのアクセス要求が存在しないことを確認して
行われる。

第２図はメモリ・コントローラの１実施例のブ
ロツク図である。なお、メモリ・コントローラ２
−０と２−１は全く同一構成である。共通バス制
御回路６−０ないし６−ｎのそれぞれは、中央処
理装置との間のデータ転送を制御するものであ
る。エラー検出・修正回路７は、エラー検出、修
正ばかりでなく、エラー修正コードを生成するも
のである。モード制御回路８は、中央処理装置の
アクセスを受けているとか、中央処理装置のアク
セスを受けながらデータ複写を行つているとか、
マスタであるとか、スレーブであるとかいうメモ
リ・コントローラの状態を記憶するものである。
アクセス要求選択回路９は、ビジイ・チエツクを
行うと共に優先順位にしたがつてアクセス要求を
選択するものである。アクセス要求選択回路９
は、メモリがビジイでなく且つ信号線１３−０な
いし１３−ｎ上にアクセス要求が存在しない場合
に限り、信号線１６又は１８上の複写要求を選択
することが出来る。複写制御回路１０は、データ
複写を制御するものであり、正常系（複写データ
送出側）となつた場合にはメモリからのデータの
読出しや読出しデータの送出などを行い、修復系
（複写データ受信側）となつた場合にはデータの
受信や受信データのメモリへの書込みなどを行
う。メモリ制御回路１１は、メモリ・ライトのと
きにはライト・スタート信号、アドレス情報およ
び書込みデータの送出などを行い、メモリ・リー
ドのときにはリード・スタート信号およびアドレ
ス情報の送出、並びに読出しデータの受信などを
行う。

中央処理装置１−０ないし１−ｎのいずれかが
メモリ・アクセス要求を送出すると、アクセス選
択回路９でビジイ・チエツクおよびアクセス要求
の選択が行われる。アクセス要求が受付けられる
と、メモリに対するリード又はライトが行われ
る。

データの複写は下記のようにして行われる。い
ま、第３図に示すように、メモリ３−０の内容を
メモリ３−１へ移す場合を想定すると、メモリ・
コントローラ２−１に対してコピイ・コマンドが
発行される。コピイ・コマンドを受付けると、メ
モリ・コントローラ２−１はデータ複写モードと
なる。データ複写モードとなると、複写要求が生
成され、複写制御回路１０および複写バス５を介
してメモリ・コントローラ２−０に送られる。メ
モリ・コントローラ２−０において複写要求が受
付けられると、メモリ・コントローラ２−０の複
写制御回路１０はメモリ３−０から１ブロツクの
データを読出す。なお、データは純データとエラ
ー修正コードとから構成されているものである。
メモリ・コントローラ２−０の複写制御回路１０
は、読出したデータを複写バス５を介してメモ
リ・コントローラ２−１へ送る。メモリ・コント
ローラ２−１の複写制御回路１０は、受信したデ
ータをメモリ３−１へ書込む。この書込みが終了
した後、同一データがメモリ３−１から読出さ
れ、メモリ・コントローラ２−１のエラー検出・
修正回路７によつてチエツクされる。この際、修
正不可能なエラーが検出されたときには、割込み
によつてこの旨が中央処理装置側に通知される。
上記の処理を繰返すことによつて、メモリ３−０
の全内容がメモリ３−１にコピーされる。

上記のように、アクセス要求選択回路９は、複
写要求に対して最下位の優先順位を与えている。
しかしながら、中央処理装置１−０ないし１−ｎ
のそれぞれが均等にメモリをアクセスできるよう
にすることが望ましい。本発明はこのような要求
に応えるものである。第４図ないし第７図は本発
明の１実施例を説明するものであつて、第４図な
いし第７図において、ＡないしＥはアクセス要求
源、２２は４進カウンタ、２３は優先順位判定回
路、２４は優先順位エンコーダ、２５ないし２９
はゲートをそれぞれ示している。アクセス要求元
Ａ，Ｂ，Ｃ，Ｄは中央処理装置１−０，１−１，
１−２，１−３に対応するものであり、アクセス
要求源Ｅはデータ複写要求源に対応するものであ
る。また、カウンタ２２と優先順位判定回路２３
は、アクセス要求選択回路９の中に存在するもの
である。第５図に示すように優先順位判定回路２
３は、４進カウンタ２２の内容に応じてアクセス
要求源Ａ，Ｂ，Ｃ，Ｄに対する優先順位を循環さ
せると共に、アクセス要求源Ｅに対する優先順位
を常に最下位に保つものである。例えば、４進カ
ウンタ２２の値が数値“０”のときには、アクセ
ス要求源Ａに対して最も高い順位が与えられ、
Ｂ，Ｃ，Ｄ，Ｅの順に優先順位が低くされる。ま
た、４進カウンタ２２の値が数値“３”のときに
は、アクセス要求源Ｄに対して最も高い優先順位
が与えられ、Ａ、Ｂ、Ｃ、Ｅの順に優先順位が低
くされる。

第６図は第４図の優先順位判定回路２３を詳細
に示すものである。第６図において、REQA，
Ｂ，Ｃ，Ｄ，Ｅはそれぞれアクセス要求源Ａ，
Ｂ，Ｃ，Ｄ，Ｅからのアクセス要求であり、
CPC０およびCPC１は選択されたアクセス要求
を識別するものであり、また、CUAVはアクセ
ス要求の処理が終了したことを示す信号である。

第７図に示すように４進カウンタの内容が
“０”であると、信号Ａ，Ｂ，Ｃがすべて低レベ
ルとなる。この状態の下では、ゲート２５，２
６，２７の出力状態は、それぞれ信号＊REQA，
＊REQB，＊REQCによつて変化可能である。

この状態の下では、優先順位エンコーダ２４の
入力には、高い優先順位の入力ピン番号７には信
号＊REQAが入力可能となり、以下同様に入力
ピン６，５，４，３，２，１，０の順に信号＊
REQB，＊REQC，＊REQD，＊REQA，＊
REQB，＊REQC，＊REQEが入力可能である。
この状態の下で例えば、＊REQAと＊REQBが低
レベルになると、アクセス要求源Ａのアクセス要
求が選択される。また、＊REQAが存在せず、
＊REQB，＊REQC，＊REQDおよび＊REQEが
存在する場合にはアクセス要求源Ｂのアクセス要
求が選択される。

４進カウンタ２２の内容が“１”となると、信
号Ａが高レベルとなり、ゲート２５の出力は高レ
ベルに固定され、優先順位エンコーダの入力ピン
７は高レベルのままとなる。優先順位エンコーダ
は、高レベルの入力信号は無視する。信号Ｂ，Ｃ
は低レベルのままであるから、ゲート２６，２７
の出力は、信号＊REQB，＊REQCで変化可能で
あり、この場合の優先順位は、第５図に示すよう
に、アクセス要求源Ｂ，Ｃ，Ｄ，Ａ，Ｅの順とな
る。この状態の下で、例えば＊REQBと＊REQC
が低レベルとなると、アクセス要求源Ｂのアクセ
ス要求が選択される。同じ状態の下で、＊
REQAのみが低レベルとなれば、アクセス要求
源Ａの要求が選択される。

４進カウンタ２２の内容が“２”となると、信
号ＡとＢは高レベルとなり、信号Ｃのみが低レベ
ルのままなので、ゲート２７の出力のみが変化可
能となる。すると、優先順位はＣ，Ｄ，Ａ，Ｂ，
Ｅの順となる。

４進カウンタ２２の内容が“３”になると、信
号Ａ，Ｂ，Ｃの全てが高レベルとなり、ゲート２
５，２６，２７の出力は全て高レベル状態に固定
され、したがつてアクセス要求源Ｄに対して最も
高い優先順位が与えられ、以下Ａ，Ｂ，Ｃ，Ｅの
順に優先順位が低くなる。以後、４進カウンタ２
２の内容は、０、１、２、３と循環するが、アク
セス要求源Ｅの優先順位は常に最下位であり、ア
クセス要求源Ａ，Ｂ，Ｃ，Ｄの優先順位のみが第
５図のように循環する。

以上の説明から明らかなように、本発明によれ
ば、二重化メモリを有する情報処理システムにお
いて、中央処理装置からの時間制限付きのメモ
リ・アクセス要求に対しては循環した優先順位が
割当られるのでその時間内で処理が可能であり、
時間制限のないデータ複写のためのメモリ・アク
セス要求に対しては常に最下位の優先順位を割当
て他のメモリ・アクセス要求がなかつた場合のみ
アクセスが許可されるので、二重化メモリを有す
る情報処理システムの処理を低下させることな
く、各アクセス源の要求に応えることが出来る。

【図面の簡単な説明】

第１図ないし第３図は本発明が適用される二重
化メモリを有する情報処理システムを説明するも
のであつて、第１図は二重化メモリを有する情報
処理システムの概要を示す図、第２図は第１図の
メモリ・コントローラの１実施例のブロツク図、
第３図は第１図の情報処理システムにおける複写
データの流れを説明する図である。また、第４図
ないし第７図は本発明を説明するものであつて、
第４図は本発明の１実施例の概要を示す図、第５
図は第４図のカウンタの値と優先順位の関係を示
す図、第６図は本発明の要部の１実施例のブロツ
ク図、第７図は第６図の装置の動作を説明するタ
イムチヤートである。 ＡないしＥ……アクセス要求源、２２……４進
カウンタ、２３……優先順位判定回路、２４……
優先順位エンコーダ、２５ないし２９……ゲー
ト。

Claims (1)

1. 【特許請求の範囲】 １ 複数の中央処理装置１−０ないし１−ｎと、
   ２個のメモリ３−０，３−１と、それぞれが１個
   のメモリと１対１に対応するメモリ・コントロー
   ラ２−０，２−１と、各中央処理装置１−０ない
   し１−ｎと２個のメモリ３−０，３−１間に設け
   られたバス４と、２個のメモリ・コントローラ２
   −０，２−１間に設けられた複写バス５とを具備
   し、且つ複写データが一方のメモリ・コントロー
   ラによつて一方のメモリから読出され、複写デー
   タが複写バス５を介して他方のメモリ・コントロ
   ーラに転送され、他方のメモリに書き込まれる二
   重化メモリを有する情報処理システムにおいて、 各メモリ・コントローラ２−０，２−１の中
   に、複数のメモリ・アクセス要求が競合したとき
   優先順位に従つてその内の１つを選択するアクセ
   ス要求選択回路９と、データ複写を制御する複写
   制御回路１０とを設け、 アクセス要求選択回路９の中に、自己のメモリ
   に対するアクセス処理が終了する度にその計数値
   が更新される１個のカウンタ２２を設け、 且つアクセス要求選択回路９を、複写制御回路
   １０からのメモリ・アクセス要求に対しては常に
   最下位の優先順位を与え、中央処理装置１−０な
   いし１−ｎからのメモリ・アクセス要求に対して
   は上記カウンタ２２の値に応じて変化する優先順
   位を与えるよう構成したこと を特徴とする共通メモリの競合制御方式。