JPH0139249B2 - - Google Patents
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- JPH0139249B2 JPH0139249B2 JP58157593A JP15759383A JPH0139249B2 JP H0139249 B2 JPH0139249 B2 JP H0139249B2 JP 58157593 A JP58157593 A JP 58157593A JP 15759383 A JP15759383 A JP 15759383A JP H0139249 B2 JPH0139249 B2 JP H0139249B2
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- digital
- analog signal
- waveform
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ほぼ同じ形状の波形が一定周期で繰
返される入力アナログ信号をデイジタル信号に変
換する周期波形Ａ／Ｄ変換方式に関する。
返される入力アナログ信号をデイジタル信号に変
換する周期波形Ａ／Ｄ変換方式に関する。
［発明の技術的背景とその問題点］
アナログ信号波形を一定間隔Ｔでサンプリング
したサンプル値系列をデイジタル信号系列に変換
するには、一般にＡ／Ｄ変換器が用いられる。し
かし、ビデオ帯域のような高い周波数に対応でき
るＡ／Ｄ変換器は極めて高価なので、例えばテレ
ビ信号のの垂直同期信号部のような周期的なアナ
ログ波に限つては、その周期性を利用して通常の
Ａ／Ｄ変換器を用いないＡ／Ｄ変換方式が採用さ
れることがある。
したサンプル値系列をデイジタル信号系列に変換
するには、一般にＡ／Ｄ変換器が用いられる。し
かし、ビデオ帯域のような高い周波数に対応でき
るＡ／Ｄ変換器は極めて高価なので、例えばテレ
ビ信号のの垂直同期信号部のような周期的なアナ
ログ波に限つては、その周期性を利用して通常の
Ａ／Ｄ変換器を用いないＡ／Ｄ変換方式が採用さ
れることがある。
第１図はそのような周期波形Ａ／Ｄ変換方式を
示したもので、Ａ／Ｄ変換がほぼ終了した後の平
衡状態でみると、デイジタル波形メモリ３には入
力端子１に与えられる入力アナログ信号波形の周
期性を持つ所定区間部分が複数サンプルからなる
デイジタルデータとして記憶保持されている。こ
のデイジタル波形メモリ３の内容は、タイミング
回路６の制御のもとにサンプリング時刻の順に読
み出され、Ｄ／Ａ変換器４でアナログ信号に変換
される。Ｄ／Ａ変換器４の出力信号と入力アナロ
グ信号とは共に比較器２に入力され、両者のレベ
ルの大小関係がサンプリング時刻ごとに２値判定
される。この比較判定結果に応じてデイジタル波
形メモリ３の出力の各サンプリング時刻に対応す
るデイジタルデータが修正回路５でΔ（量子化レ
ベル）だけ増減された上、再びデイジタル波形メ
モリ３の所定位置に戻される。
示したもので、Ａ／Ｄ変換がほぼ終了した後の平
衡状態でみると、デイジタル波形メモリ３には入
力端子１に与えられる入力アナログ信号波形の周
期性を持つ所定区間部分が複数サンプルからなる
デイジタルデータとして記憶保持されている。こ
のデイジタル波形メモリ３の内容は、タイミング
回路６の制御のもとにサンプリング時刻の順に読
み出され、Ｄ／Ａ変換器４でアナログ信号に変換
される。Ｄ／Ａ変換器４の出力信号と入力アナロ
グ信号とは共に比較器２に入力され、両者のレベ
ルの大小関係がサンプリング時刻ごとに２値判定
される。この比較判定結果に応じてデイジタル波
形メモリ３の出力の各サンプリング時刻に対応す
るデイジタルデータが修正回路５でΔ（量子化レ
ベル）だけ増減された上、再びデイジタル波形メ
モリ３の所定位置に戻される。
以上のようなデイジタル波形メモリ３の内容の
修正が入力アナログ信号の１周期毎に繰返し行な
われることによつて、デイジタル波形メモリ３の
内容は次第に入力アナログ信号の波形に漸近し、
平衡状態においては±Δの振動を伴いつつ入力ア
ナログ信号波形をＡ／Ｄ変換したものとなる。
修正が入力アナログ信号の１周期毎に繰返し行な
われることによつて、デイジタル波形メモリ３の
内容は次第に入力アナログ信号の波形に漸近し、
平衡状態においては±Δの振動を伴いつつ入力ア
ナログ信号波形をＡ／Ｄ変換したものとなる。
このようなＡ／Ｄ変換方式によれば、通常の
Ａ／Ｄ変換器を用いず、代りにＤ／Ａ変換器を用
いているので、サンプリング周波数が高い場合に
おいても比較的安価に装置を実現できるという利
点がある。
Ａ／Ｄ変換器を用いず、代りにＤ／Ａ変換器を用
いているので、サンプリング周波数が高い場合に
おいても比較的安価に装置を実現できるという利
点がある。
しかしながら上記した従来のＡ／Ｄ変換方式で
は次のような難点があつた。すなわち第１図の構
成において、デイジタル波形メモリ３から各サン
プルのデイジタルデータを順次読み出すためのク
ロツクの速度は１／Ｔ（Ｔはサンプリング周期）
であるから、Ｄ／Ａ変換器４はクロツク周波数
１／Ｔで完全に動作するものでなければならな
い。換言すればＤ／Ａ変換器４のセトリング時間
（過渡応答が落ちつくまでの所要時間）は余裕を
持つてＴ以下でなければならない。セトリング時
間がＴを越えると、Ｄ／Ａ変換器４の出力アナロ
グ信号の各サンプリング時刻における電圧値はデ
イジタル波形メモリ３の内容に正しく対応せず、
１サンプル時刻前のサンプル値の影響が漏洩によ
り混入したものとなり、比較器２における判定を
誤まらせる。その結果、正しいＡ／Ｄ変換が行な
われないことになる。この際許容しうるサンプル
間漏洩の量は、Ｄ／Ａ変換器４のビツト数によつ
て決まり、ビツト数が大きいほどその許容量は小
さくなる。このサンプル間漏洩を許容値以下に抑
えるべくセトリング時間を短かくしようとする
と、ビデオ帯域のようにサンプリング周波数が非
常に高くなつた場合は、Ｄ／Ａ変換器といえども
必ずしも安価にはならず、同じビツト数のＡ／Ｄ
変換器よりは安価であるにしてもかなり高価なも
のとなつてしまい、上述したＡ／Ｄ変換方式の特
徴が損なわれるという問題があつた。
は次のような難点があつた。すなわち第１図の構
成において、デイジタル波形メモリ３から各サン
プルのデイジタルデータを順次読み出すためのク
ロツクの速度は１／Ｔ（Ｔはサンプリング周期）
であるから、Ｄ／Ａ変換器４はクロツク周波数
１／Ｔで完全に動作するものでなければならな
い。換言すればＤ／Ａ変換器４のセトリング時間
（過渡応答が落ちつくまでの所要時間）は余裕を
持つてＴ以下でなければならない。セトリング時
間がＴを越えると、Ｄ／Ａ変換器４の出力アナロ
グ信号の各サンプリング時刻における電圧値はデ
イジタル波形メモリ３の内容に正しく対応せず、
１サンプル時刻前のサンプル値の影響が漏洩によ
り混入したものとなり、比較器２における判定を
誤まらせる。その結果、正しいＡ／Ｄ変換が行な
われないことになる。この際許容しうるサンプル
間漏洩の量は、Ｄ／Ａ変換器４のビツト数によつ
て決まり、ビツト数が大きいほどその許容量は小
さくなる。このサンプル間漏洩を許容値以下に抑
えるべくセトリング時間を短かくしようとする
と、ビデオ帯域のようにサンプリング周波数が非
常に高くなつた場合は、Ｄ／Ａ変換器といえども
必ずしも安価にはならず、同じビツト数のＡ／Ｄ
変換器よりは安価であるにしてもかなり高価なも
のとなつてしまい、上述したＡ／Ｄ変換方式の特
徴が損なわれるという問題があつた。
［発明の目的］
本発明の目的は、Ｄ／Ａ変換器のセトリング時
間の短縮に対する要求を緩和することができる周
期波形Ａ／Ｄ変換方式を提供することにある。
間の短縮に対する要求を緩和することができる周
期波形Ａ／Ｄ変換方式を提供することにある。
［発明の概要］
本発明はデイジタル波形メモリの出力信号をア
ナログ信号に変換するＤ／Ａ変換器の出力と入力
アナログ信号とをレベル比較して両者の大小関係
を判定する比較器の判別結果に応じてデイジタル
波形メモリの内容を修正するに際し、デイジタル
波形メモリの番地をデイジタル波形メモリ内の各
デイジタルデータのサンプリング時刻nT（Ｔはサ
ンプリング間隔）に対し、ｎ＝１、２、…、KN
として、すなわちサンプリング時刻nTのデータ
は第ｎ番地に収納されているものとして、これら
の番地を｛kN＋１｝、｛kN＋２｝、…、｛kN＋Ｎ｝
（ｋ＝０、１、２、…、Ｋ−１、Ｎは２以上の整
数）のＮ個のグループに分け、入力アナログ信号
の１周期毎に１つのグループの番地に記憶保持さ
れているデータを修正することを特徴としてい
る。
ナログ信号に変換するＤ／Ａ変換器の出力と入力
アナログ信号とをレベル比較して両者の大小関係
を判定する比較器の判別結果に応じてデイジタル
波形メモリの内容を修正するに際し、デイジタル
波形メモリの番地をデイジタル波形メモリ内の各
デイジタルデータのサンプリング時刻nT（Ｔはサ
ンプリング間隔）に対し、ｎ＝１、２、…、KN
として、すなわちサンプリング時刻nTのデータ
は第ｎ番地に収納されているものとして、これら
の番地を｛kN＋１｝、｛kN＋２｝、…、｛kN＋Ｎ｝
（ｋ＝０、１、２、…、Ｋ−１、Ｎは２以上の整
数）のＮ個のグループに分け、入力アナログ信号
の１周期毎に１つのグループの番地に記憶保持さ
れているデータを修正することを特徴としてい
る。
すなわち、従来のようにデイジタル波形メモリ
の内のサンプリング間隔ＴであるKN個の全デイ
ジタルデータを入力アナログ信号の１周期内に同
時に修正するのではなく、１個のグループの番地
に記憶された等価サンプリング間隔NTであるＫ
個のデイジタルデータのみを１周期内に修正する
ものである。
の内のサンプリング間隔ＴであるKN個の全デイ
ジタルデータを入力アナログ信号の１周期内に同
時に修正するのではなく、１個のグループの番地
に記憶された等価サンプリング間隔NTであるＫ
個のデイジタルデータのみを１周期内に修正する
ものである。
［発明の効果］
本発明によれば周期波形のアナログ信号をＡ／
Ｄ変換するに際し、最終的な実効サンプリング間
隔はＴであるにもかかわらず、入力アナログ信号
の各周期毎のＤ／Ａ変換器へのデイジタル信号の
入力周期はNTとなるから、Ｄ／Ａ変換器のセト
リング時間の許容値はほぼＮ倍に緩和される。従
つて、よりセトリング時間の長い安価なＤ／Ａ変
換器を使用しながら、従来方式と同等のＡ／Ｄ変
換性能が得られる。また同一のセトリング時間の
Ｄ／Ａ変換器を用いた場合には、実効サンプリン
グ周波数の上限を従来のＮ倍に高めることがで
き、より高い周波数のアナログ信号をＡ／Ｄ変換
することが可能となる。
Ｄ変換するに際し、最終的な実効サンプリング間
隔はＴであるにもかかわらず、入力アナログ信号
の各周期毎のＤ／Ａ変換器へのデイジタル信号の
入力周期はNTとなるから、Ｄ／Ａ変換器のセト
リング時間の許容値はほぼＮ倍に緩和される。従
つて、よりセトリング時間の長い安価なＤ／Ａ変
換器を使用しながら、従来方式と同等のＡ／Ｄ変
換性能が得られる。また同一のセトリング時間の
Ｄ／Ａ変換器を用いた場合には、実効サンプリン
グ周波数の上限を従来のＮ倍に高めることがで
き、より高い周波数のアナログ信号をＡ／Ｄ変換
することが可能となる。
［発明の実施例］
第２図は本発明による周期波形Ａ／Ｄ変換方式
の一実施例を示したものである。
の一実施例を示したものである。
入力端子１１に印加された周期的な入力アナロ
グ信号は比較器１２の２つの入力端子の一方に入
力される。比較器１２の他方の入力端子にはＤ／
Ａ変換器１４の出力が接続されている。Ｄ／Ａ変
換器１４へのデイジタル入力はデイジタル波形メ
モリ１３から供給される。
グ信号は比較器１２の２つの入力端子の一方に入
力される。比較器１２の他方の入力端子にはＤ／
Ａ変換器１４の出力が接続されている。Ｄ／Ａ変
換器１４へのデイジタル入力はデイジタル波形メ
モリ１３から供給される。
デイジタル波形メモリ１３はそれぞれKN個の
番地を有する（Ｎ２）のメモリ領域１３1，１
３2，…，１３Nに分割されていて、各メモリ領域
１３1，１３2，…，１３Nにはそれぞれ｛kN＋
１｝、｛kN＋２｝、…、｛kN＋Ｎ｝（ｋ＝０、１、
２、…、Ｋ−１）という系列で表される番地が割
当てられている。すなわち、各メモリ領域１３1，
１３2，…，１３Nには、Ｎごとのとびとびのサン
プル番号（NTごとの時間間隔のサンプル値に対
応）のサンプル値のデイジタルデータがそれぞれ
収納されている。このデイジタル波形メモリ１３
はシフトレジスタあるいはRAM（ランダムアク
セスメモリ）等で構成されるが、ここではシフト
レジスタで構成した場合について説明する。な
お、デイジタル波形メモリ１３をシフトレジスタ
で構成する場合、各メモリ領域１３1，１３2，
…，１３Nは並列Ｍビツト（ＭはＡ／Ｄ変換の量
子化ビツト数であり、例えば８ビツト）×Ｎ段の
シフトレジスタとなる。
番地を有する（Ｎ２）のメモリ領域１３1，１
３2，…，１３Nに分割されていて、各メモリ領域
１３1，１３2，…，１３Nにはそれぞれ｛kN＋
１｝、｛kN＋２｝、…、｛kN＋Ｎ｝（ｋ＝０、１、
２、…、Ｋ−１）という系列で表される番地が割
当てられている。すなわち、各メモリ領域１３1，
１３2，…，１３Nには、Ｎごとのとびとびのサン
プル番号（NTごとの時間間隔のサンプル値に対
応）のサンプル値のデイジタルデータがそれぞれ
収納されている。このデイジタル波形メモリ１３
はシフトレジスタあるいはRAM（ランダムアク
セスメモリ）等で構成されるが、ここではシフト
レジスタで構成した場合について説明する。な
お、デイジタル波形メモリ１３をシフトレジスタ
で構成する場合、各メモリ領域１３1，１３2，
…，１３Nは並列Ｍビツト（ＭはＡ／Ｄ変換の量
子化ビツト数であり、例えば８ビツト）×Ｎ段の
シフトレジスタとなる。
タイミング回路１６は入力アナログ信号に基い
て各部の動作を制御するもので、このタイミング
回路１６から周期がNTで、位相が互いに2π／Ｎ
ずつずれたＮ系列のクロツクパルスがデイジタル
波形メモリ１３の各メモリ領域１３1，１３2，
…，１３Nに分配スイツチ１７を介して供給され
る。分配スイツチ１７は入力アナログ信号波形の
周期に同期して、Ｎ個の位置を巡回的にたどる。
デイジタル波形メモリ１３の入力側および出力側
にそれぞれ分配スイツチ１７と連動するデマルチ
プレクサ１８およびマルチプレクサ１９が設けら
れている。デマルチプレクサ１８は修正回路１５
で修正されたデイジタルデータを各メモリ領域１
３1，１３2，…，１３Nに戻すためのもので、マ
ルチプレクサ１９は各メモリ領域１３1，１３2，
…，１３Nから読み出されたデイジタルデータを
Ｄ／Ａ変換器１４と修正回路１５に供給するため
のものである。
て各部の動作を制御するもので、このタイミング
回路１６から周期がNTで、位相が互いに2π／Ｎ
ずつずれたＮ系列のクロツクパルスがデイジタル
波形メモリ１３の各メモリ領域１３1，１３2，
…，１３Nに分配スイツチ１７を介して供給され
る。分配スイツチ１７は入力アナログ信号波形の
周期に同期して、Ｎ個の位置を巡回的にたどる。
デイジタル波形メモリ１３の入力側および出力側
にそれぞれ分配スイツチ１７と連動するデマルチ
プレクサ１８およびマルチプレクサ１９が設けら
れている。デマルチプレクサ１８は修正回路１５
で修正されたデイジタルデータを各メモリ領域１
３1，１３2，…，１３Nに戻すためのもので、マ
ルチプレクサ１９は各メモリ領域１３1，１３2，
…，１３Nから読み出されたデイジタルデータを
Ｄ／Ａ変換器１４と修正回路１５に供給するため
のものである。
今、第２図の構成で分配スイツチ１７とデマル
チプレクサ１８およびマルチプレクサ１９の位置
が、あるメモリ領域、例えば１３1に固定されて
いる状態を考えれば、これは第１図の構成と全く
同じで、単にサンプリング間隔がＴからNTに変
つただけである。従つて第１図の従来例について
説明したのと全く同じメカニズムで入力アナログ
信号波形のNT間隔ごとのサンプル値のデイジタ
ルデータが、次第に真の値に漸近しながらそのメ
モリ領域１３1に取り込まれる。このとき取り込
まれたデイジタルデータのサンプル番号系列を
｛kN＋１｝とする。
チプレクサ１８およびマルチプレクサ１９の位置
が、あるメモリ領域、例えば１３1に固定されて
いる状態を考えれば、これは第１図の構成と全く
同じで、単にサンプリング間隔がＴからNTに変
つただけである。従つて第１図の従来例について
説明したのと全く同じメカニズムで入力アナログ
信号波形のNT間隔ごとのサンプル値のデイジタ
ルデータが、次第に真の値に漸近しながらそのメ
モリ領域１３1に取り込まれる。このとき取り込
まれたデイジタルデータのサンプル番号系列を
｛kN＋１｝とする。
次に充分な時間が経過して｛kN＋１｝なるサ
ンプル番号系列のデイジタルデータがＡ／Ｄ変換
された後、分配スイツチ１７とデマルチプレクサ
１８およびマルチプレクサ１９の位置を次のメモ
リ領域１３2に移して同様な動作を続ければ、や
がて｛kN＋２｝なるサンプル番号系列のサンプ
ル値がＡ／Ｄ変換されて、そのデイジタルデータ
がメモリ領域１３2に収納される。このようにし
て順々に分配スイツチ１７をデマルチプレクサ１
８およびマルチプレクサ１９の位置を一巡させれ
ば、デイジタル波形メモリ１３には、最終的にサ
ンプリング間隔Ｔのすべてのサンプル値がデイジ
タルデータとして収納されることになる。こうし
てデイジタル波形メモリ１３に収納されたデイジ
タルデータは、タイミング回路１６の制御のもと
に処理回路２０でサンプル時刻順に整列させられ
た後、Ａ／Ｄ変換出力２１として取出される。
ンプル番号系列のデイジタルデータがＡ／Ｄ変換
された後、分配スイツチ１７とデマルチプレクサ
１８およびマルチプレクサ１９の位置を次のメモ
リ領域１３2に移して同様な動作を続ければ、や
がて｛kN＋２｝なるサンプル番号系列のサンプ
ル値がＡ／Ｄ変換されて、そのデイジタルデータ
がメモリ領域１３2に収納される。このようにし
て順々に分配スイツチ１７をデマルチプレクサ１
８およびマルチプレクサ１９の位置を一巡させれ
ば、デイジタル波形メモリ１３には、最終的にサ
ンプリング間隔Ｔのすべてのサンプル値がデイジ
タルデータとして収納されることになる。こうし
てデイジタル波形メモリ１３に収納されたデイジ
タルデータは、タイミング回路１６の制御のもと
に処理回路２０でサンプル時刻順に整列させられ
た後、Ａ／Ｄ変換出力２１として取出される。
なお、分配スイツチ１７、デマルチプレクサ１
８およびマルチプレクサ１９の切換え方には、上
述のようにあるメモリ領域の位置に長時間とどめ
た後、隣りのメモリ領域の位置に移すという方法
でもよいが、より実際的なのは入力アナログ信号
波形の周期に同期して、１周期毎に次々と隣りの
メモリ領域の位置に移すという方法である。この
方が全部のサンプル値のデイジタルデータが均等
な速度で真値に近づいていくので、実用上都合が
よい。
８およびマルチプレクサ１９の切換え方には、上
述のようにあるメモリ領域の位置に長時間とどめ
た後、隣りのメモリ領域の位置に移すという方法
でもよいが、より実際的なのは入力アナログ信号
波形の周期に同期して、１周期毎に次々と隣りの
メモリ領域の位置に移すという方法である。この
方が全部のサンプル値のデイジタルデータが均等
な速度で真値に近づいていくので、実用上都合が
よい。
上記した実施例によればＤ／Ａ変換器１４への
デイジタル入力の周期はNTなので、使用する
Ｄ／Ａ変換器のセトリング期間の大きさに応じて
Ｎの値を適当に選べば、いかなる場合でもＤ／Ａ
変換器１４へのデイジタル入力の周期をそのセト
リング時間より大きくとることができ、周期的な
アナログ信号波形を所望のサンプリング間隔で
Ａ／Ｄ変換することが可能になる。この際、Ａ／
Ｄ変換した値が真相の近傍に収束するまでの時間
は、従来の方式に比してＮ倍かかるけれども、も
ともと雑音による変動以外には変化しない定常的
な周期波形を対象にしているので、収束時間はさ
して重要な問題にならない。
デイジタル入力の周期はNTなので、使用する
Ｄ／Ａ変換器のセトリング期間の大きさに応じて
Ｎの値を適当に選べば、いかなる場合でもＤ／Ａ
変換器１４へのデイジタル入力の周期をそのセト
リング時間より大きくとることができ、周期的な
アナログ信号波形を所望のサンプリング間隔で
Ａ／Ｄ変換することが可能になる。この際、Ａ／
Ｄ変換した値が真相の近傍に収束するまでの時間
は、従来の方式に比してＮ倍かかるけれども、も
ともと雑音による変動以外には変化しない定常的
な周期波形を対象にしているので、収束時間はさ
して重要な問題にならない。
本発明の他の実施例を第３図に示す。この実施
例ではデイジタル波形メモリがシフトレジスタに
代えてRAM（ランダムアクセスメモリ）で構成
されている点、およびデイジタル波形メモリの内
容を修正するための制御にデイジタル加算器に代
えてマイクロプロセツサを用いている点が第１の
実施例とは異る。すなわち、デイジタル波形メモ
リ１３はRAM３１，３２により構成され、修正
回路１５はRAM３３とマイクロプロセツサ３４
により構成されている。また３５はDMAのため
のアドレス発生回路、３６はデータバス、３７は
アドレスバスである。
例ではデイジタル波形メモリがシフトレジスタに
代えてRAM（ランダムアクセスメモリ）で構成
されている点、およびデイジタル波形メモリの内
容を修正するための制御にデイジタル加算器に代
えてマイクロプロセツサを用いている点が第１の
実施例とは異る。すなわち、デイジタル波形メモ
リ１３はRAM３１，３２により構成され、修正
回路１５はRAM３３とマイクロプロセツサ３４
により構成されている。また３５はDMAのため
のアドレス発生回路、３６はデータバス、３７は
アドレスバスである。
今、説明の便宜上、動作開始から既に十分な時
間が経過して平衡状態になつているものとする。
RAM３１には入力アナログ信号波形がデイジタ
ル化されて、サンプル番号順にX1、X2、…、
XKN（Ｘはデイジタル化された波形データ）のよ
うに収納されているとする。入力アナログ信号波
形のうちのＡ／Ｄ変換しようとする所定部分が到
来する以前の適当な時刻に、RAM３１の内容の
うちのＮ番地ごとのＫ個の波形データがマイクロ
プロセツサ３４の制御のもとに、RAM３２に移
される。例えばX1、XN+1、X2N+1、…、X(K-1)N+1
という系列である。ただしその際、RAM３２の
相続くＮ個の番地には、同一のデータを書き込
む。すなわち X1、…、X1（Ｎ個） XN+1、XN+1、…、XN+1（Ｎ個） ………… X(K-1)N+1、X(K-1)N+1、 …X(K-1)N+1（Ｎ個） の如く、合計KN個のデータが書き込まれる。
間が経過して平衡状態になつているものとする。
RAM３１には入力アナログ信号波形がデイジタ
ル化されて、サンプル番号順にX1、X2、…、
XKN（Ｘはデイジタル化された波形データ）のよ
うに収納されているとする。入力アナログ信号波
形のうちのＡ／Ｄ変換しようとする所定部分が到
来する以前の適当な時刻に、RAM３１の内容の
うちのＮ番地ごとのＫ個の波形データがマイクロ
プロセツサ３４の制御のもとに、RAM３２に移
される。例えばX1、XN+1、X2N+1、…、X(K-1)N+1
という系列である。ただしその際、RAM３２の
相続くＮ個の番地には、同一のデータを書き込
む。すなわち X1、…、X1（Ｎ個） XN+1、XN+1、…、XN+1（Ｎ個） ………… X(K-1)N+1、X(K-1)N+1、 …X(K-1)N+1（Ｎ個） の如く、合計KN個のデータが書き込まれる。
RAM３２の内容はアドレス発生回路３５の制
御のもとに、入力周期波形に同期して読出しクロ
ツク周期Ｔで読み出され、Ｄ／Ａ変換器１４に送
り込まれる。Ｄ／Ａ変換器１４へのデイジタル入
力の周期は形式的にはＴであるが、同一デイジタ
ルデータがＮ個連続しているので実質的な周期は
NTである。
御のもとに、入力周期波形に同期して読出しクロ
ツク周期Ｔで読み出され、Ｄ／Ａ変換器１４に送
り込まれる。Ｄ／Ａ変換器１４へのデイジタル入
力の周期は形式的にはＴであるが、同一デイジタ
ルデータがＮ個連続しているので実質的な周期は
NTである。
Ｄ／Ａ変換器１４のアナログ出力は比較器１２
で入力アナログ信号とレベル比較されて大小関係
が判定され、その判定結果が１ビツト（正、負）
または２ビツト（正、０、負）のデイジタル情報
としてRAM３３に一時記憶される。RAM３３
のアドレスはRAM３２のアドレスと連動してい
る。
で入力アナログ信号とレベル比較されて大小関係
が判定され、その判定結果が１ビツト（正、負）
または２ビツト（正、０、負）のデイジタル情報
としてRAM３３に一時記憶される。RAM３３
のアドレスはRAM３２のアドレスと連動してい
る。
RAM３３に一時記憶された判定結果は、KN
個のデータ全てについての比較、判定が終つた
後、マイクロプロセツサ３４により読み出され
て、RAM３１内のデイジタルデータを修正する
のに用いられる。その際、マイクロプロセツサ３
４で実際に修正演算に供せられるのはＮ個おきの
判定結果で、Ｄ／Ａ変換器１４へのデイジタル入
力が変化する直前のデイジタルデータに対応する
判定結果のみが採用される。
個のデータ全てについての比較、判定が終つた
後、マイクロプロセツサ３４により読み出され
て、RAM３１内のデイジタルデータを修正する
のに用いられる。その際、マイクロプロセツサ３
４で実際に修正演算に供せられるのはＮ個おきの
判定結果で、Ｄ／Ａ変換器１４へのデイジタル入
力が変化する直前のデイジタルデータに対応する
判定結果のみが採用される。
入力アナログ信号波形の次の１周期が到来する
までの間に、上記RAM３１内のデイジタルデー
タの修正が行なわれるが、それに続いてRAM３
１内のデータのうちの、前回とは異なる番地のＫ
個のデータがRAM３２に転送される。そしてや
はりＮ個ずつ連続してRAM３２に書き込まれる
が、その位置は前回とは１つだけずれて次のよう
になる。
までの間に、上記RAM３１内のデイジタルデー
タの修正が行なわれるが、それに続いてRAM３
１内のデータのうちの、前回とは異なる番地のＫ
個のデータがRAM３２に転送される。そしてや
はりＮ個ずつ連続してRAM３２に書き込まれる
が、その位置は前回とは１つだけずれて次のよう
になる。
Ｏ、X2、X2、…、X2（Ｎ個）
XN+2、XN+2、…、XN+2（Ｎ個）
………
X(K-1)N+2、X(K-1)N+2、
…、X(K-1)N+2（Ｎ−１個）
これをＤ／Ａ変換した信号と入力アナログ信号
とがレベル比較され、その判定結果により、
RAM３１内の対応するデータが修正される。こ
の際、X(K-1)N+2については有効な判定結果が得ら
れない可能性があるので、X(K-2)N+2までについて
修正が行われる。
とがレベル比較され、その判定結果により、
RAM３１内の対応するデータが修正される。こ
の際、X(K-1)N+2については有効な判定結果が得ら
れない可能性があるので、X(K-2)N+2までについて
修正が行われる。
このようにして、１回入力アナログ信号波形が
到来する度にRAM３２へ転送する波形データの
組と、その書き込み番地を一つずつずらせながら
同一の動作を繰返すことによつて、最終的には
｛（Ｋ−１）Ｎ＋１｝個のデイジタルデータが得ら
れる。
到来する度にRAM３２へ転送する波形データの
組と、その書き込み番地を一つずつずらせながら
同一の動作を繰返すことによつて、最終的には
｛（Ｋ−１）Ｎ＋１｝個のデイジタルデータが得ら
れる。
上記説明によればRAM３２およびRAM３３
はかなり高速な動作を要求されているが、それは
これらのRAMのアドレス選択制御をすべてマイ
クロプロセツサ３４に負担させソフトウエアで実
行するからである。アドレス発生回路３５のハー
ドウエアを複雑化して、入力アナログ信号波形の
１サイクル毎にアドレス発生回路駆動クロツクの
位相を変えるようにすれば、RAM３２および
RAM３３の動作速度および容量は１／Ｎにする
ことができる。
はかなり高速な動作を要求されているが、それは
これらのRAMのアドレス選択制御をすべてマイ
クロプロセツサ３４に負担させソフトウエアで実
行するからである。アドレス発生回路３５のハー
ドウエアを複雑化して、入力アナログ信号波形の
１サイクル毎にアドレス発生回路駆動クロツクの
位相を変えるようにすれば、RAM３２および
RAM３３の動作速度および容量は１／Ｎにする
ことができる。
本発明は上述した実施例に限定されるものでは
なく、その他種々変形して実施することが可能で
ある。
なく、その他種々変形して実施することが可能で
ある。
第１図は従来の周期波形Ａ／Ｄ変換方式の構成
を示す図、第２図は本発明の一実施例に係る周期
波形Ａ／Ｄ変換方式の構成を示す図、第３図は本
発明の他の実施例に係る周期波形Ａ／Ｄ変換方式
の構成を示す図である。 １１…アナログ信号入力端子、１２…比較器、
１３…デイジタル波形メモリ、１４…Ｄ／Ａ変換
器、１５…修正回路、１６…タイミング回路、１
７…分配スイツチ、１８…デマルチプレクサ、１
９…マルチプレクサ、２０…処理回路、２１…
Ａ／Ｄ……変換出力。
を示す図、第２図は本発明の一実施例に係る周期
波形Ａ／Ｄ変換方式の構成を示す図、第３図は本
発明の他の実施例に係る周期波形Ａ／Ｄ変換方式
の構成を示す図である。 １１…アナログ信号入力端子、１２…比較器、
１３…デイジタル波形メモリ、１４…Ｄ／Ａ変換
器、１５…修正回路、１６…タイミング回路、１
７…分配スイツチ、１８…デマルチプレクサ、１
９…マルチプレクサ、２０…処理回路、２１…
Ａ／Ｄ……変換出力。
Claims (1)
- １ 周期的に繰返される入力アナログ信号の波形
を複数サンプルからなるデイジタルデータとして
記憶保持するためのデイジタル波形メモリと、こ
のデイジタル波形メモリの出力データをアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換
器の出力信号と入力アナログ信号とをレベル比較
し両者の大小関係を判定する比較器と、この比較
器の判定結果に応じて前記デイジタル波形メモリ
の内容を修正する修正手段とを備え、前記デイジ
タル波形メモリからＡ／Ｄ変換出力を得る周期波
形Ａ／Ｄ変換方式において、前記修正手段は、前
記デイジタル波形メモリの番地を前記各デイジタ
ルデータのサンプリング時刻nT（Ｔはサンプリン
グ間隔）に対しｎ＝１、２、…、KNとして、こ
れら番地を｛kN＋１｝、｛kN＋２｝、…、｛kN＋
Ｎ｝（ｋ＝０、１、２、…、Ｋ−１、Ｎは２以上
の整数）のＮ個のグループに分け、入力アナログ
信号の１周期毎に１つのグループの番地に記憶保
持されているデータを修正することを特徴とする
周期波形Ａ／Ｄ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759383A JPS6048620A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759383A JPS6048620A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048620A JPS6048620A (ja) | 1985-03-16 |
| JPH0139249B2 true JPH0139249B2 (ja) | 1989-08-18 |
Family
ID=15653097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15759383A Granted JPS6048620A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048620A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829501Y2 (ja) * | 1975-10-16 | 1983-06-28 | 株式会社東芝 | メモリ・モニタ |
| JPS55149881A (en) * | 1979-03-31 | 1980-11-21 | Shunichi Nozawa | Device for receiving digital data of wave form |
| JPS5761957A (en) * | 1980-09-30 | 1982-04-14 | Omron Tateisi Electronics Co | Storing method of signal waveform pattern |
-
1983
- 1983-08-29 JP JP15759383A patent/JPS6048620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6048620A (ja) | 1985-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |