JPH0137046B2 - - Google Patents
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- JPH0137046B2 JPH0137046B2 JP58157594A JP15759483A JPH0137046B2 JP H0137046 B2 JPH0137046 B2 JP H0137046B2 JP 58157594 A JP58157594 A JP 58157594A JP 15759483 A JP15759483 A JP 15759483A JP H0137046 B2 JPH0137046 B2 JP H0137046B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- digital
- analog signal
- waveform
- waveform memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
［発明の技術分野］
本発明は、ほぼ同じ形状の波形が一定周期で繰
返される入力アナログ信号をデイジタル信号に変
換する周期波形Ａ／Ｄ変換装置に関する。 ［発明の技術的背景とその問題点］ アナログ信号波形を一定間隔Ｔでサンプリング
したサンプル値系列をデイジタル信号系列に変換
するには、一般にＡ／Ｄ変換器が用いられる。し
かし、ビデオ帯域のような高い周波数に対応でき
るＡ／Ｄ変換器は極めて高価なので、例えばテレ
ビ信号の垂直同期信号部のような周期的なアナロ
グ波形に限つては、その周期性を利用して通常の
Ａ／Ｄ変換器を用いないＡ／Ｄ変換装置が採用さ
れることがある。 第１図はそのような周期波形Ａ／Ｄ変換装置を
示したもので、Ａ／Ｄ変換がほぼ終了した後の平
衡状態でみると、デイジタル波形メモリ３には入
力端子１に与えられる入力アナログ信号波形の周
期性を持つ所定区間部分が複数サンプルからなる
デイジタルデータとして記憶保持されている。こ
のデイジタル波形メモリ３の内容は、タイミング
回路６の制御のもとにサンプリング時刻の順に読
み出され、Ａ／Ｄ変換器４でアナログ信号に変換
される。Ａ／Ｄ変換器４の出力信号と入力アナロ
グ信号とは共に比較器２に入力され、両者のレベ
ルの大小関係がサンプリング時刻ごとに２値判定
される。この比較判定結果に応じてデイジタル波
形メモリ３の出力の各サンプリング時刻に対応す
るデイジタルデータが修正回路５で△（量子化レ
ベル）だけ増減された上、再びデイジタル波形メ
モリ３の所定位置に戻される。 以上のようなデイジタル波形メモリ３の内容の
修正が入力アナログ信号の１周期毎に繰返し行な
われることによつて、デイジタル波形メモリ３の
内容は次第に入力アナログ信号の波形に漸近し、
平衡状態においては±△の振動を伴いつつ入力ア
ナログ信号波形をＡ／Ｄ変換したものとなる。 このようなＡ／Ｄ変換装置によれば、通常の
Ａ／Ｄ変換器を用いず、代りにＤ／Ａ変換器を用
いているので、サンプリング周波数が高い場合に
おいても比較的安価に装置を実現できるという利
点がある。 しかしながら上記した従来のＡ／Ｄ変換装置で
は次のような難点があつた。 第２図は第１図におけるデイジタル波形メモリ
３内のデイジタルデータ（波形データ）が時間的
にどのような経過をたどるかを模式的に示した図
である。第２図において横軸は入力アナログ信号
波形の周期（τ）で目盛つた時間であり、縦軸は
波形データ（Ｂビツト）のデイジタル値を示して
いる。△は波形データの１量子化レベルで、△＝
2-Bである。１回の修正では、波形データは±△
だけ修正されるものとしている。図中、実線は例
えば第ｋ番目のサンプル（Xk）に着目したもの、
点線は第（ｋ＋１）番目のサンプル（Xk+1）に
着目したものである。Xk、Xk+1等は定常状態で
はほぼ一定で、±△の範囲で変動するだけである
が、一般には入力アナログ信号に含まれる雑音成
分の影響で±△より大きく変動することもある。 図から明らかなように、±△なる修正を行なう
従来のＡ／Ｄ変換装置においては、ある周期を起
点として、２周期後にとりうるレベルを考える
と、０、±２△の３通りしかなく、±△ということ
はあり得ない。すなわち奇数番目の周期では〇印
のレベル、偶数番目の周期では×印のレベルしか
とり得ないことは分る。但し初期状態は全ての波
形データは同一レベルにあるとする。このこと
は、ある周期についての波形データ修正が終了し
た時点でデイジタル波形メモリ３の内容を見る
と、そこに収容されている波形データの値は、実
はＢビツト分解能ではなく、（Ｂ−１）ビツト分
解能にしかなつていないことを意味する。すなわ
ち従来の方式では折角ＢビツトのＤ／Ａ変換器を
用いながら、実際には（Ｂ−１）ビツト分解能の
Ａ／Ｄ変換出力しか得られていなかつたことにな
る。 ［発明の目的］ 本発明の目的は、Ｄ／Ａ変換器の本来有してい
る分解能を最大限に活かしてより高精度のＡ／Ｄ
変換を行なうことができる周期波形Ａ／Ｄ変換装
置を提供することにある。 ［発明の概要］ 本発明はデイジタル波形メモリの出力信号をア
ナログ信号に変換するＤ／Ａ変換器の出力と入力
アナログ信号とをレベル比較して、その比較判定
結果に応じてデイジタル波形メモリ内のデイジタ
ルデータを修正するに際し、その修正量を上記判
定結果に応じて正、負の一定値および０の３値か
ら選択設定するようにしたことを特徴としてる。 ［発明の効果］ 本発明によれば、周期波形のアナログ信号を
Ａ／Ｄ変換するに際し、デイジタル波形メモリ内
のデイジタルデータに対する修正に当り修正量０
という践択肢を設けたことにより、使用するＤ／
Ａ変換器の分解能を最大限に活かしてＤ／Ａ変換
器自体の分解能に等しいビツト数のより高精度な
Ａ／Ｄ変換出力を得ることができる。 ［発明の実施例］ 第３図は本発明による周期波形Ａ／Ｄ変換装置
の一実施例を示したものである。 入力端子、１１に印加される周期的な入力アナ
ログ信号は比較器１２の２つの入力端子の一方に
入力される。比較器１２、他方の入力端子には
Ｄ／Ａ変換器１４の出力接続されている。Ｄ／Ａ
変換器１４へのデイジタル入力はデイジタル波形
メモリ１３から供給される。 ここで、比較器１２は３値比較器であり、入力
端子１１から供給される入力アナログ信号を＋
△／２、−△／２なるレベルだけシフトするレベ
ルシフト回路２１，２２と、これらのレベルシフ
ト回路２１，２２の出力を一方の入力とし、Ｄ／
Ａ変換器１４の出力を他方の入力とする２つの２
値比較器２３，２４と、これらの２値比較器２
３，２４の出力を入力とする符号変換回路２５と
から構成される。符号変換回路２５は次表に示さ
れる入出力特性を持つている。
返される入力アナログ信号をデイジタル信号に変
換する周期波形Ａ／Ｄ変換装置に関する。 ［発明の技術的背景とその問題点］ アナログ信号波形を一定間隔Ｔでサンプリング
したサンプル値系列をデイジタル信号系列に変換
するには、一般にＡ／Ｄ変換器が用いられる。し
かし、ビデオ帯域のような高い周波数に対応でき
るＡ／Ｄ変換器は極めて高価なので、例えばテレ
ビ信号の垂直同期信号部のような周期的なアナロ
グ波形に限つては、その周期性を利用して通常の
Ａ／Ｄ変換器を用いないＡ／Ｄ変換装置が採用さ
れることがある。 第１図はそのような周期波形Ａ／Ｄ変換装置を
示したもので、Ａ／Ｄ変換がほぼ終了した後の平
衡状態でみると、デイジタル波形メモリ３には入
力端子１に与えられる入力アナログ信号波形の周
期性を持つ所定区間部分が複数サンプルからなる
デイジタルデータとして記憶保持されている。こ
のデイジタル波形メモリ３の内容は、タイミング
回路６の制御のもとにサンプリング時刻の順に読
み出され、Ａ／Ｄ変換器４でアナログ信号に変換
される。Ａ／Ｄ変換器４の出力信号と入力アナロ
グ信号とは共に比較器２に入力され、両者のレベ
ルの大小関係がサンプリング時刻ごとに２値判定
される。この比較判定結果に応じてデイジタル波
形メモリ３の出力の各サンプリング時刻に対応す
るデイジタルデータが修正回路５で△（量子化レ
ベル）だけ増減された上、再びデイジタル波形メ
モリ３の所定位置に戻される。 以上のようなデイジタル波形メモリ３の内容の
修正が入力アナログ信号の１周期毎に繰返し行な
われることによつて、デイジタル波形メモリ３の
内容は次第に入力アナログ信号の波形に漸近し、
平衡状態においては±△の振動を伴いつつ入力ア
ナログ信号波形をＡ／Ｄ変換したものとなる。 このようなＡ／Ｄ変換装置によれば、通常の
Ａ／Ｄ変換器を用いず、代りにＤ／Ａ変換器を用
いているので、サンプリング周波数が高い場合に
おいても比較的安価に装置を実現できるという利
点がある。 しかしながら上記した従来のＡ／Ｄ変換装置で
は次のような難点があつた。 第２図は第１図におけるデイジタル波形メモリ
３内のデイジタルデータ（波形データ）が時間的
にどのような経過をたどるかを模式的に示した図
である。第２図において横軸は入力アナログ信号
波形の周期（τ）で目盛つた時間であり、縦軸は
波形データ（Ｂビツト）のデイジタル値を示して
いる。△は波形データの１量子化レベルで、△＝
2-Bである。１回の修正では、波形データは±△
だけ修正されるものとしている。図中、実線は例
えば第ｋ番目のサンプル（Xk）に着目したもの、
点線は第（ｋ＋１）番目のサンプル（Xk+1）に
着目したものである。Xk、Xk+1等は定常状態で
はほぼ一定で、±△の範囲で変動するだけである
が、一般には入力アナログ信号に含まれる雑音成
分の影響で±△より大きく変動することもある。 図から明らかなように、±△なる修正を行なう
従来のＡ／Ｄ変換装置においては、ある周期を起
点として、２周期後にとりうるレベルを考える
と、０、±２△の３通りしかなく、±△ということ
はあり得ない。すなわち奇数番目の周期では〇印
のレベル、偶数番目の周期では×印のレベルしか
とり得ないことは分る。但し初期状態は全ての波
形データは同一レベルにあるとする。このこと
は、ある周期についての波形データ修正が終了し
た時点でデイジタル波形メモリ３の内容を見る
と、そこに収容されている波形データの値は、実
はＢビツト分解能ではなく、（Ｂ−１）ビツト分
解能にしかなつていないことを意味する。すなわ
ち従来の方式では折角ＢビツトのＤ／Ａ変換器を
用いながら、実際には（Ｂ−１）ビツト分解能の
Ａ／Ｄ変換出力しか得られていなかつたことにな
る。 ［発明の目的］ 本発明の目的は、Ｄ／Ａ変換器の本来有してい
る分解能を最大限に活かしてより高精度のＡ／Ｄ
変換を行なうことができる周期波形Ａ／Ｄ変換装
置を提供することにある。 ［発明の概要］ 本発明はデイジタル波形メモリの出力信号をア
ナログ信号に変換するＤ／Ａ変換器の出力と入力
アナログ信号とをレベル比較して、その比較判定
結果に応じてデイジタル波形メモリ内のデイジタ
ルデータを修正するに際し、その修正量を上記判
定結果に応じて正、負の一定値および０の３値か
ら選択設定するようにしたことを特徴としてる。 ［発明の効果］ 本発明によれば、周期波形のアナログ信号を
Ａ／Ｄ変換するに際し、デイジタル波形メモリ内
のデイジタルデータに対する修正に当り修正量０
という践択肢を設けたことにより、使用するＤ／
Ａ変換器の分解能を最大限に活かしてＤ／Ａ変換
器自体の分解能に等しいビツト数のより高精度な
Ａ／Ｄ変換出力を得ることができる。 ［発明の実施例］ 第３図は本発明による周期波形Ａ／Ｄ変換装置
の一実施例を示したものである。 入力端子、１１に印加される周期的な入力アナ
ログ信号は比較器１２の２つの入力端子の一方に
入力される。比較器１２、他方の入力端子には
Ｄ／Ａ変換器１４の出力接続されている。Ｄ／Ａ
変換器１４へのデイジタル入力はデイジタル波形
メモリ１３から供給される。 ここで、比較器１２は３値比較器であり、入力
端子１１から供給される入力アナログ信号を＋
△／２、−△／２なるレベルだけシフトするレベ
ルシフト回路２１，２２と、これらのレベルシフ
ト回路２１，２２の出力を一方の入力とし、Ｄ／
Ａ変換器１４の出力を他方の入力とする２つの２
値比較器２３，２４と、これらの２値比較器２
３，２４の出力を入力とする符号変換回路２５と
から構成される。符号変換回路２５は次表に示さ
れる入出力特性を持つている。
【表】
この場合、符号変換回路２５の出力は並列８ビ
ツトからなる２の補数表示からなるデイジタル信
号である。上表から分るように比較器１２はＡ＝
“Ｌ”（ローレベル）、Ｂ＝“Ｌ”のとき、すなわち
比較器１２の２つの入力のレベル差が△／２未満
であれば０を出し、Ａ＝“Ｈ”（ハイレベル）、Ｂ
＝“Ｌ”のとき、すなわち入力レベル差が△／２
以上であつて、入力アナログ信号の方がＤ／Ａ変
換器１４の出力信号より大きいときは＋△を出力
し、またレベル差が△／２以上で両信号の大小関
係が逆のときは−△を出力する。従つて比較器１
２の入出力特性は第４図に示すようになり、入力
レベル差が−△／２〜△／２の間が不感帯とな
る。但し、△はデイジタル波形メモリ１３内のデ
イジタルデータの量子化ステツプである。 比較器１２の出力Ｃは加算器１５に修正データ
として与えられ、これによつてデイジタル波形メ
モリ１３内の対応するデイジタルデータが＋△、
０、または−△だけ修正される。 入力アナログ信号の次の周期の波形が到来した
ときにも同じ動作が行なわれ、以後入力アナログ
信号の周期に同期して同じ作が継続的に繰返され
る。これによつてデイジタル波形メモリ１３内の
デイジタルデータ（波形データ）は、次第に入力
アナログ信号のサンプル値に漸近していき、誤差
の絶対値が△／２未満になると、比較器１２の出
力が０になるので、それ以上の修正が行なわれな
くなつて定常状態に達する。但しこれは入力アナ
ログ信号が雑音を一切含まない場合のことであつ
て、雑音成分が重畳している場合には、デイジタ
ル波形メモリ１３の内容は雑音の大きさに応じた
変動を伴う。こうしてデイジタル波形メモリ１３
に収納された波形データは、タイミング回路１６
の制御のもとに適宜読出され、Ａ／Ｄ変換出力１
７として取出される。 上記実施例において、デイジタル波形メモリ１
３内の波形データがとりうるレベルについて考え
てみると、デイジタル波形メモリ１３がＢビツト
であれば、2B個のすべてのレベルを原理的にとり
得る。これは修正量が０（つまり無修正）という
選択肢があるために第５図に示すようにある時
点、例えばｔ＝3τの時点に注目すると、２周期後
のｔ＝5τの時点におけるレベルは、元のレベルに
対して０、±△、±２△の５通りがあり得るからで
ある。 このように、本発明によれば分解能Ｂビツトの
Ｄ／Ａ変換器１４を用いて、分解能Ｂビツトの
Ａ／Ｄ変換を行なうことができ、その結果は（Ｂ
−１）ビツト分解能のＡ／Ｄ変換しか行なえなか
つた従来方式に対比して顕著である。 なお上記実施例では、比較器１４の入出力特性
として第４図に示すものを仮定したが、不感帯の
幅は必ずしも±△／２に正確に一致していなけれ
ばならないわけではなく、おおよそ±△／２であ
れば、上述した効果は実質的に期待できる。 本発明のもう一つの実施例を第６図に示す。こ
の実施例においては、比較器１２を２値比較器３
１と、この２値比較器３１の比較判定結果を１周
期分ないし数周期分、一時記憶する判定結果メモ
リ３２と演算回路３３により構成されている。演
算回路３３はメモリ３２に記憶されている過去１
〜数周期分の判定結果と比較器３１の最新の判定
結果との双方を用いて所定の演算を行ない、＋△、
０、または−△のいずれかを出力する。その演算
は例えば過去２周期の判定結果と最新の判定結果
の３つの正負情報を用いて、３つともが正であれ
ば＋△を、３つとも負であれば−△を、その他の
場合は０を出力するというものである。このよう
にすれば、比較器３１自体は２値であつても、３
値出力を得ることが可能である。 以上の実施例は説明を分りやすくするために、
比較器１２および加算器１５からなる修正手段が
具体的なハードウエアであるかのごとくに述べた
が、これは単に説明の便宜のためであつて、この
部分をマイクロプロセツサによりソフト上の演算
で行なうことも勿論可能である。本発明の主旨
は、デイジタル波形メモリの内容の修正量を３値
化することにあるのであつて、そのためのハード
ウエア構成は上記した２つの実施例に限定される
ものではない。
ツトからなる２の補数表示からなるデイジタル信
号である。上表から分るように比較器１２はＡ＝
“Ｌ”（ローレベル）、Ｂ＝“Ｌ”のとき、すなわち
比較器１２の２つの入力のレベル差が△／２未満
であれば０を出し、Ａ＝“Ｈ”（ハイレベル）、Ｂ
＝“Ｌ”のとき、すなわち入力レベル差が△／２
以上であつて、入力アナログ信号の方がＤ／Ａ変
換器１４の出力信号より大きいときは＋△を出力
し、またレベル差が△／２以上で両信号の大小関
係が逆のときは−△を出力する。従つて比較器１
２の入出力特性は第４図に示すようになり、入力
レベル差が−△／２〜△／２の間が不感帯とな
る。但し、△はデイジタル波形メモリ１３内のデ
イジタルデータの量子化ステツプである。 比較器１２の出力Ｃは加算器１５に修正データ
として与えられ、これによつてデイジタル波形メ
モリ１３内の対応するデイジタルデータが＋△、
０、または−△だけ修正される。 入力アナログ信号の次の周期の波形が到来した
ときにも同じ動作が行なわれ、以後入力アナログ
信号の周期に同期して同じ作が継続的に繰返され
る。これによつてデイジタル波形メモリ１３内の
デイジタルデータ（波形データ）は、次第に入力
アナログ信号のサンプル値に漸近していき、誤差
の絶対値が△／２未満になると、比較器１２の出
力が０になるので、それ以上の修正が行なわれな
くなつて定常状態に達する。但しこれは入力アナ
ログ信号が雑音を一切含まない場合のことであつ
て、雑音成分が重畳している場合には、デイジタ
ル波形メモリ１３の内容は雑音の大きさに応じた
変動を伴う。こうしてデイジタル波形メモリ１３
に収納された波形データは、タイミング回路１６
の制御のもとに適宜読出され、Ａ／Ｄ変換出力１
７として取出される。 上記実施例において、デイジタル波形メモリ１
３内の波形データがとりうるレベルについて考え
てみると、デイジタル波形メモリ１３がＢビツト
であれば、2B個のすべてのレベルを原理的にとり
得る。これは修正量が０（つまり無修正）という
選択肢があるために第５図に示すようにある時
点、例えばｔ＝3τの時点に注目すると、２周期後
のｔ＝5τの時点におけるレベルは、元のレベルに
対して０、±△、±２△の５通りがあり得るからで
ある。 このように、本発明によれば分解能Ｂビツトの
Ｄ／Ａ変換器１４を用いて、分解能Ｂビツトの
Ａ／Ｄ変換を行なうことができ、その結果は（Ｂ
−１）ビツト分解能のＡ／Ｄ変換しか行なえなか
つた従来方式に対比して顕著である。 なお上記実施例では、比較器１４の入出力特性
として第４図に示すものを仮定したが、不感帯の
幅は必ずしも±△／２に正確に一致していなけれ
ばならないわけではなく、おおよそ±△／２であ
れば、上述した効果は実質的に期待できる。 本発明のもう一つの実施例を第６図に示す。こ
の実施例においては、比較器１２を２値比較器３
１と、この２値比較器３１の比較判定結果を１周
期分ないし数周期分、一時記憶する判定結果メモ
リ３２と演算回路３３により構成されている。演
算回路３３はメモリ３２に記憶されている過去１
〜数周期分の判定結果と比較器３１の最新の判定
結果との双方を用いて所定の演算を行ない、＋△、
０、または−△のいずれかを出力する。その演算
は例えば過去２周期の判定結果と最新の判定結果
の３つの正負情報を用いて、３つともが正であれ
ば＋△を、３つとも負であれば−△を、その他の
場合は０を出力するというものである。このよう
にすれば、比較器３１自体は２値であつても、３
値出力を得ることが可能である。 以上の実施例は説明を分りやすくするために、
比較器１２および加算器１５からなる修正手段が
具体的なハードウエアであるかのごとくに述べた
が、これは単に説明の便宜のためであつて、この
部分をマイクロプロセツサによりソフト上の演算
で行なうことも勿論可能である。本発明の主旨
は、デイジタル波形メモリの内容の修正量を３値
化することにあるのであつて、そのためのハード
ウエア構成は上記した２つの実施例に限定される
ものではない。
第１図は従来の周期波形Ａ／Ｄ変換装置の構成
を示す図、第２図はその問題点を説明するための
デイジタル波形メモリ内のデータの修正状態を示
す図、第３図は本発明の一実施例に係る周期波形
Ａ／Ｄ変換装置の構成を示す図、第４図は同実施
例における比較器の入出力特性を示す図、第５図
は同実施例におけるデイジタル波形メモリ内のデ
ータのとり得る値を示す図、第６図は本発明に係
る周期波形Ａ／Ｄ変換装置の他の実施例の構成を
示す図である。 １１……アナログ信号入力端子、１２……３値
比較器、１３……デイジタル波形メモリ、１４…
…Ｄ／Ａ変換器、１５……加算器、１６……タイ
ミング回路、１７……Ａ／Ｄ変換出力、２１，２
２……レベルシフト回路、２３，２４，３１……
２値比較器、２５……符号変換回路、３２……判
定結果メモリ、３３……演算回路。
を示す図、第２図はその問題点を説明するための
デイジタル波形メモリ内のデータの修正状態を示
す図、第３図は本発明の一実施例に係る周期波形
Ａ／Ｄ変換装置の構成を示す図、第４図は同実施
例における比較器の入出力特性を示す図、第５図
は同実施例におけるデイジタル波形メモリ内のデ
ータのとり得る値を示す図、第６図は本発明に係
る周期波形Ａ／Ｄ変換装置の他の実施例の構成を
示す図である。 １１……アナログ信号入力端子、１２……３値
比較器、１３……デイジタル波形メモリ、１４…
…Ｄ／Ａ変換器、１５……加算器、１６……タイ
ミング回路、１７……Ａ／Ｄ変換出力、２１，２
２……レベルシフト回路、２３，２４，３１……
２値比較器、２５……符号変換回路、３２……判
定結果メモリ、３３……演算回路。
Claims (1)
- 【特許請求の範囲】 １ 周期的に繰返される入力アナログ信号の波形
を複数サンプルからなるデイジタルデータとして
記憶保持し、Ａ／Ｄ変換出力を得るデイジタル波
形メモリと、このデイジタル波形メモリの出力デ
ータをアナログ信号に変換するＤ／Ａ変換器と、
このＤ／Ａ変換器の出力信号と前記入力アナログ
信号とをレベル比較してその大小関係を求めると
ともに、これら両信号のレベル差が所定値以上か
否かを判定する比較判定手段と、この比較判定手
段により前記両信号のレベル差が所定値以上のと
きはそのレベルの大小関係に応じて前記デイジタ
ル波形メモリ内のデイジタルデータの量子化レベ
ルに相当する正または負の一定値を該デイジタル
データに対する修正量として選択設定し、前記レ
ベル差が所定値未満のときは０を修正量として選
択設定する手段とを備えたことを特徴とする周期
波形Ａ／Ｄ変換装置。 ２ 周期的に繰返される入力アナログ信号の波形
を複数サンプルからなるデイジタルデータとして
記憶保持し、Ａ／Ｄ変換出力を得るデイジタル波
形メモリと、こデイジタル波形メモリの出力デー
タをアナログ信号に変換するＤ／Ａ変換器と、こ
のＤ／Ａ変換器の出力信号と入力アナログ信号と
をレベル比較する比較判定手段と、この手段によ
り得られた比較判定結果を前記入力アナログの複
数周期期間にわたり記憶する記憶手段と、この記
憶手段の内容と最新の前記比較判定結果とに応じ
て前記デイジタル波形メモリ内のデイジタルデー
タに対する修正量を該デイジタルデータの量子化
レベルに相当する正、負の一定値および０の３値
から選択設定する手段とを備えたことを特徴とす
る周期波形Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759483A JPS6048621A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759483A JPS6048621A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048621A JPS6048621A (ja) | 1985-03-16 |
| JPH0137046B2 true JPH0137046B2 (ja) | 1989-08-03 |
Family
ID=15653121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15759483A Granted JPS6048621A (ja) | 1983-08-29 | 1983-08-29 | 周期波形ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048621A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654584A (en) * | 1985-12-12 | 1987-03-31 | Analogic Corporation | High-speed precision equivalent time sampling A/D converter and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE369338B (ja) * | 1973-04-11 | 1974-08-19 | Munters Ab Carl | |
| JPS5829501Y2 (ja) * | 1975-10-16 | 1983-06-28 | 株式会社東芝 | メモリ・モニタ |
| JPS5761957A (en) * | 1980-09-30 | 1982-04-14 | Omron Tateisi Electronics Co | Storing method of signal waveform pattern |
-
1983
- 1983-08-29 JP JP15759483A patent/JPS6048621A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6048621A (ja) | 1985-03-16 |
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