JPS5883894A - デイジタル楽音変調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、楽音信号を時間的に変調するディジタル楽音
変調装置に関し、ディジタル的に、しかもサンプリング
クロック周波数を一定にしたままで楽音信号を時間的に
伸縮するようにしたものである。

従来、楽音の変調には、振幅変調、イ素宿変調。

遅延変調など、数多くの方法がある。そのうちで広く用
いられているのは、バケットプリゲートデバイス（ＢＢ
Ｄ）のように電荷転送素子の転送りロック周波数を変調
信号で増減して、遅延時間の変調を行々うものである。

しかし、ＢＢＤはアナログ素子であるので、残留雑音が
多いという欠点がある。一方、ディジタルシフトレジス
タを用いれば、雑音は小さくなるが、シフト用クロック
の周波数が変動するため、本来クロック周波数が一定で
ある周辺のシステムとの整合性が悪いという欠点がある
。

本発明は、このような従゛来の問題を解決し、サンプリ
ングクロック周波数を一定にしたままで、ディジタル的
に遅延変調をかけることができるようにしたディジタル
楽音変調装置を提供するものである。

まず、本発明の基本原理について説明する。第１図は本
発明の基本構成を示すブロック図である。

第１図において、１は変調信号発生器で、痛常可聴帯域
より低い周波数の変調信号奪、ディジタルコードの形で
発生する。３は複数のアドレス、を有する読み書きメモ
リで、入力端子６より入力される楽音信号を、所定の番
地に順次記憶し、かつ所定の番地に書き込着れた楽音信
号を読み出すことができる。２はアドレス演算回路で、
自己が発生するアドレスと、上記変調信号とにより、書
き込みアドレスと読み出しアドレスとを発生すると共に
補開演算用の補間データを発生する。４は補間演算回路
で、読み書きメモリ３より出力される楽音信号にぢして
補間データにもとづき補間演算を嫌どこし、その出力信
号を出力端子６より出力する。

第１図の基本動作を第２図と共に説明する。入力端子６
より第２図体）のような楽音信号サンプルｓ、、ｓ、ヤ
１１Ｓｉ＋２１・・・・・・Ｗ　Ｓｉ＋８１・・・・・
・　が入力されると、これを読み書きメモリ３に順番に
書き込んでゆく。書き込まれたサンプルを、第２図（ｂ
）のように、ある時間遅れて読み出す。読み出されたサ
ンプルを町”ｊ　４１　’　町”Ｉ　　Ｓｊ＋８．””
・・とする。このまま出力すれば、一定の時間遅れが発
生するだけである。本発明では楽音信号サンプルを読み
出す際に、Ｓ、と８５＋１の２つ以上のサン】 プルを読み出し、変調信号の大きさにしたがって・その
間で補間演算し、その結果第２図（Ｃ）に示すＳＪ　　
を出力する。このようにすれば、補間データが変動する
と、サンプルの出力される時刻が変動するから遅延時間
の変動すなわち遅延変調が生じる。読み出す際に（Ｓ、
、Ｓ、１　）の組に対して、１が１ずつ増加するのでな
く、１が同じ値を保って、補間位置のみが変われば、時
間遅れは大幅に増える。逆に」が２あるいは、それ以上
増えると、遅れ時間が大幅に小さくなる。ｊの増加の仕
方は、書き込みにおける１の増加に対して、変調信号の
大きさを加えて、ｉの増加の具合を変化させるよ・うに
すればよい。

基本的には、以上のような考え方により、大刀波形の時
間軸上の伸縮が行なわれる。

このような動作は、一定のクロック周期に同期して行た
えるから、これを時分割多重的に行なえば、複数の入力
信号に対して異なった変調をかけることが可能になる。

第３図は、時分割多重の動作原理を説明するもので、（
ａ）は変調信号Ｍ６．Ｍｂ、：Ｍｃ、Ｍｄの４種類が順
番に供給されることを示す。（ｂ）は入力信号ＳＳｂ、
Ｓ、、Ｓｄが順番に供給されることを余す。（（＝）は
性、Ｍｂ、Ｍ、、Ｍｄ（！：Ｓａ、Ｓｂ、Ｓ、、Ｓｄと
により、Ｂ、　＊　、　Ｂ　ｂ　＊　、　ＢＣ＊　、　
Ｓｄ＊が順次得られることを示している。

第４図は、本発明の第１の実施例のブロック図である。

１は変調信号発生器である。２３は書き込みアドレスｌ
を発生する７ビツトのカウンタ、で、タイミングパルス
φ　によυカウントア、ツブされる。７ビツトの書き込
みアドレスｉはゲート２６に加えられ、かつそのＭＳＢ
がインバータ２８により反転されて（ｉ−Ｎ）となり、
加減算器２１の一方の入力に加えられる。加減算器２１
の他方の入力には変調信号が加えられる。加減算器２１
の出力のうち上位７ビツトは読み出しアドレス（１−Ｎ
＋α）としてゲート２７に加えられる。さらにゝこの上
位ビットは「１」加算器２４にも加えられここで「１」
が加算されて第２の読み出しアドレス（ｊ−Ｎ＋ａ＋１
）　としてゲート２６に加えられる。ゲート２６，２６
．２７には、それぞれタイミングパルスφ　、φ　、φ
　が印加される。なお、タイミングパルスφ。、φ１．
φＩ２“、φ３は第４図に併記しているような４相のタ
イミングパルスである。

そしてタイミングパルスφ１　に書き込みアドレスが、
タイミングパルスφ２により第１の読み出しア、ドレス
が、タイミングパルスφ３により第２の読み出口アドレ
スがそれぞれ選択されて、読み書きメモリ３１のアドレ
ス入力ＡＤに印加される。

読み書きメモリ３１は、７ビツトのアドレスに対応して
、１２８個の１ワード１６ビツトメモリよりなるいわゆ
るランダムアクセスメモリで構成されている。データ入
力ＤＩには、入力端子６より入力信号が印加される。書
き込み端子ＷＲに「１」が入力されると、その立下りで
アドレスＡＤにより指定された１６ビツトのメモリセル
にＤＩが書き込まれる。ＷＲがｒｏＪのときには、アド
レスＡＤで指定されるアドレスの１ワードが出力Ｄｏに
現われる。３２は１ワード１６ビツトのラッチでｌクロ
ックがφ２であるので、第１の読み出しアドレス（ｉ−
Ｎ＋ａ）のサンプルが記憶される。３２も１ワード１６
ビツトのラッチであるが、クロックはφ３であるから第
２の読み出しアドレス（ｉ　−Ｎ十α＋１）のサンプル
が記憶される。これらのサンプルを、 ｓ、　、　Ｓ、１（１，＝ｔ−Ｎ＋α）で表わす。サン
プルＳ１．Ｓ５＋１は減算器４１に加えられて、その差
（Ｓ−Ｓ）　　が算出され、掛算器４２に加えられる。

掛算器４２の他方の入力には加減算器２１の下位ビット
が入力される。掛負器４２の出力と、サンプルＳ１　と
は・加減算器４３に加えられて、それらの和がＳＩ＊と
して出力端子６より出力される。

したがって、タイきングパルスφ　でカウンタが五にな
シ、タイミングパルスφ、アアドレスｉにサンプルＳｉ
を書き込み、タイミングパルスφ２でアドレス（ｉ−Ｎ
＋α）よりＳｊ　　を読み出′シ、タイＳｉ＋１　を読
み出し、これらのＳＪ　、！：Ｓｊ＋１に対してＳｊ　
　がその後出力されることになる。

つぎに、アドレスと、補間の関係について説明する。タ
イミングパルスφ０の周期をＴとする。

カウンタ２３は１．アドレスｉに対応して、サンプルタ
イミング五Ｔを出力する。変調信号を次の（１）式で表
わす。

Ｍ（ｉＴ）＝ＭＴｓｉｎｃｕ、、ｉＴ　　−（１）加減
算器２１の一方の入力は、（ｉ−Ｎ）Ｔである。

したがって、加減算器２１の和出力ＴＲ（ｉ　Ｔ　）は
ｚ　ＴＨ（ｌＴ）＝（ｉ−Ｎ）Ｔ＋ＭＭ、Ｔｓｉｎｎｍ
ｉＴ−・−・（２）となる。ω、は、変調の角周波数で
ｒａｄ／ｓである。

ＭＭは変調の深゛さを表わす。Ｎ２ＭＭとする。読み出
しの中心位置（ｆ−Ｎ）Ｔから、最大Ｍ、Ｔ　だけずれ
た位置を読み出すことを意味する。Ｍは必ずしも整数で
なくてよい。また時間的に変化してもよい。（２）式の
第２頂金体は整数とは限らない。

ここでＴＲ（ＬＴ）　　をＴで割って整数部分をとり、
である。〔〕は、小数点以下切り捨てを表わす。

αは整数である。

一方、小数点以下は （ＴＨ（ｉＴ）　ｍｏｄｕｔｏ　Ｔ）／Ｔ　・−−−−
−（４））で表わされる。

（３）式は、変調がなければ、本来（１−Ｎ）を読み出
すべきところが、変調信号により、第２項の分αだけず
れたアドレスＡＩを読み出すととを意味（４）式は、（
２）式と（３）式の差を表わす。すなわち、たがって、
Ａ５でのサンプル値Ｓｊｌ！：ＡＩ＋、でのサンプル値
Ｓ倉や、の間を直線補間で求めようとしている。

掛算器４２の出力は、差分に対して補間データ量だけの
ウェイトを掛けたもので Ｔａ（ｉＴ）ｍｏｄｕｔｏ　Ｔ （Ｓ、ｊ＋１−８ｊ）Ｔ　　　　　　・・・・・潰）で
ある。補間演算による出力信号は ｓ、＊＝、ｓ、＋（ｓ、＋１−ｓｊ）−Ｅ！Ｌ凹７竺ユ
・・・（６）となる。

（３）式は加減算器２１の出力の上位７ビツトに相当し
、（４）式は下位ビットに相当する。第４図では変調信
号を最大１７ビツトとし、加減算器２１の和出力の下位
ビットを１０ビツトと己ている。変調信号の上位７ビツ
トは整数部分に対応し、その最上位ビットは符号ビット
になる。振幅を表わすＱは整数６ビツトであるみ小数部
分は下位１０ビツトになる。したがって、本来の中心ア
ドレス−＜＝らのずれは、６ビツトに対応するから、＋
６４となる。読み書きメモリ３１は７ビツトのアドレス
に対比して１２８のアドレスがあシ、書き込みアドレス
と読み出しり中心アドレスとの差はＮ−６４であるから
、書き込みアドレスを読み出しアドレスが追い越してし
まうζ、とはない。ＭＭを小さめにしておけば、その危
険性は完全に防止できる。

書き込みアドレスｉや、読み出しアドレスＡｓは、五の
増加と共に増加するが、実際は、７ピツトで表わしてい
るから、２−１２８のｍｏｄｕｔｏ　をとった本のとな
り、−読み書きメモリ３１上を循環的にアドレスが移動
することになる。

第６図は、第４図の実施例を時分割多重で使用するよう
にした実施例である。第４図との相違は、カウンタ２８
とマルチプレクサ１４にある。カウンタ２８は、クロッ
クφ。をカウントアツプする３ビツトのバイ１ナリカウ
ンタで、キャリー信号はカウンタ２３のクロック入力に
なる。カウンタ２８の３ビツト出力は、読み書きメモリ
３１の下位３ビツトのアドレスＡＤ２に加えられる。入
力端子６は、８種の１異なる入力信号が順番に入力１さ
れる。

したがって、読み書きメモリ３１には、８、種の入力信
号が順番に並んで記憶される。カウンタ２８の３ビツト
出力はマルチプレクサ１４に加えられるので、変調信号
発生器１が出力する８種の変調信号は時分割多重化され
て、加減算器２１に印加される。このようにすれば、８
つのタイムスロットＴＳＯ９ＴＳ１．ＴＳ２．・・・・
・・、ＴＳ７のそれぞれにおいて、異なる入力信号に対
して独立の変調を行ない、その結果が出力信号として出
力端子６に得られる。読み書きメモリ３１は、８倍の容
量が必要であり、各部分の動作は、８倍の周波数のφ。

〜φ３にしたがって動作する。

なお、ＡＤ２を読み書きメモリの上位３ビツトにしても
よい。この場合、書き込み、読み出しの配列が変わるだ
けで、本質的には何もかわらない。

つぎに変調像ｙ芥ついて説明する。

第６図は、変調信号発生器１とその周辺回路の具体構成
を示すブロック図である。ビブラート発振器１１．アン
サンプル発振器１２．セレステ発振器１・３の各出力は
、第６図に示したマルチプレクサ１４に相当する。アナ
ログマルチプレクサ１４′により多重化され、アナログ
ディジタル変換器１６に印加されて、順次ディジタル信
号に変換され、第５図の加減算器２１に１加えられる。

カウンタ１６は第６図のカランえ２８に相当するもので
ある。

ビブラート発振器１１は約６Ｈｚ（のアナログ正弦、波
を出力する。アンサンプル発振器１１は、約６Ｈｚと約
１Ｈｚ　の正弦波を混合したもので、位相が１２ｏＯず
つ異なるものを３種発生する。セレステ発振器１３は、
約ｏ、ｅｓＨｚの４相の正弦波または三角波を発生する
。このようにすれば、従来アナログ方式の変調効果に用
いられているあらゆる変調信号を活用することができる
。

第７図は、複数の変調信号をディジタル的に発生するよ
うにした変調信号発生器１とその周辺回路の具体構成を
示すものである。１１０はビブラート波形をディジタル
的に発生する読み出し専用メモリで、ＣＫにより順次読
み出される。１２０は３相のアンサンプル変調信号をつ
くる同様の読み出し専用メモリ、１３０は他の変調信号
をつくる同様の読み出し専用メモリである。これらの出
力は、ディジタルマルチプレクサ１４″で多重化される
。１１１．．１１２，１１３は、変調度を可変するため
のランプ状の波形をディジタル的につくル変調エンベロ
ープ回路であって、制御信号ＣＫ１Ｕ／Ｄ１．ＣＫ２．
Ｕ／Ｄ２．ＣＫｓ、Ｕ／Ｄｓにより制御される。すなわ
ちＵ／Ｄが“１″になると、出力が０から１デイジツト
ナつＣＫにしたがって増加し、フルスケ、−ルまで到達
するとその値を保つ。Ｕ／Ｄが“０”になると逆に１デ
イジツトずつ減少し０にたどりつく。　　　□ 第８図（ａ）に変調エンベロープ回路１１１．　１２１
’。

１３１の具体的構成を、第８図中）に各部のタイミング
チャートを示す。第８図（−）において２００はＤ７リ
ツプ７ＣＩツブ、２０１，２０３，２６７はアンドゲー
ト、２０２はインノ（−タ、２０４と２０６はＲＳフリ
ップフロップ、２０６はオアゲート、２０８はクリア端
子ＣＬつきのアップダウンカウンタ、２０９はカウンタ
２０８の出力が、全部０か全部１を検出するゲート回路
である。このように構成すると、第８図（ｂ）のタイミ
ングチャートから明らかなように、ランプ状のコードを
もつ出力信号が得られる。もちろんＣＫの周期を変えれ
ば立上りと立下りのスピードの可変もできる。

第７図にもどって、各変調エンベロープ回路１１１．１
２１，１３１の出力もマルチプレクサ１７で多重化され
る。マルチプレクサ１４と１７の出力は、掛算器１８で
掛は合わされて、その積が第６図の加減算器２１に供給
される。−゛変調信号発生器１としそはこの他にも種々
の方法がある。たとえば、発明者らが昭和６６年１０月
１６日付特許願（４６）で提案した正弦波を発生するも
のでもよい。

なお、補間演算回路４を含む部分やアドレス演算回路２
などを５、データをラッチしながら処理してゆく、いわ
ゆるパイプライン構成にすれば、演算スピードを上げる
ことができる。

また上記説明では、２つのサンプルによる直線補間で説
明したが、３つのサンプルで２次関数補間を行なうこと
もできる。

またサンプル周期が十分に小さい場合すなわちサンプル
数が多くある場合には、補間データを省き補間演算を省
き読み出し位置の変更だけを打力っても十分に正確咋変
調が行なえる。

以上説明したように、本発崩は、変調信号発生器と、読
み書きメモリと、アドレス制御装置とを上記アドレス制
御装置の出力する書き込み信号にしながって上記読み書
きメモリに書き込み、上記変調信号発生器の出力にもと
づいて上記アドレスｍ＋＋御装置が読み出し信号を発生
して上記読み″書きメモリ上り上記入力信号を読み出し
、上記入力信号を時間軸上で変調した出力信号を得るよ
うにしたものであるから、ＢＢＤ等のアナログ素子を用
ハる場合のような残留雑音が発生せず、しかも−１範の
クロック周期に同期して動作させることかでステムとの
整合性もよくなる。またこのように一定周期のクロック
で動作させることができるから、時ザ割多重化すること
も容易に行なえ、１つの装置で、ビブラート、アンサン
プル、セレステその他の効果を同一の信号や異なる信号
にかけることも容易に行なえる。

さらに補間演算装置を付加し、補間演算を行な□ うにし表場合には、サンプル周期が大きい場合でも楽音
に十分な変調をかけることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するだめのブロック図、第
２図（ａ）、　（ｂ）、　（Ｑ）は本発明の変調原理を
説明するだめの図、第３図（ａ）、　（ｂ）、　（Ｃ）
は本発明を時分割多重化する際の原理を示す図、第４図
は本発明の第１の実施例のブロック図、第６図は本発明
の第２の実施例のブロック図、第６図、第７図は第４図
、第６図に用いる変調信号発生器とその周辺回路を示す
ブロック図、第８図（−）、　（ｂ）は第７図に用いる
変調エンベロープ回路の具体構成を示すブロック図及び
そのタイムチャートである。 １・・・・・・変調信号発生器、２・・・・・・アドレ
ス演算回路、３・・・・・・読み書きメモリ、４・・・
・・・補間演算回路、代理人の氏名　弁理士　中　尾　
敏　男　ほか１名第１図

Claims (1)

1. 【特許請求の範囲】 （１）変調信号発生器と、読み書きメモリと、アドレス
   制御装置とを備え、変調すべきディジタル化された入力
   信号を上記アドレス制御装置の出力する書き込み信号に
   したがって上記読み書きメモリに書き込み、上記変調信
   号発生器の出力にもとづいて上記アドレス制御装置によ
   ・り読み出し信号を発生し、この読み出し信号によシ上
   記読み誉きメモリより上記入力信号を読み出し、上記入
   力信号を時間軸上で変調した出力信号を得るようにした
   ことを特徴とするディジタル楽音変調装置。 ＠）変調信号発生器と、畔み書きメモリと、アドレス制
   御装置と、補間演算装置とを備え、変調すべきディジタ
   ル化された入力信号を上記アドレス制御装置の出力する
   書き込み信号にしたがって上記読み書きメモリに書き込
   み、上記変調信号発生器の出力にもとづいて上記アドレ
   ス制御装置により上記読み書きメモリより上記入力信号
   を読み出し、上記補間演算装置において補間演算を行な
   うことにより、上記入力信号を時間軸上で変調した出力
   信号を得るようにしたことを特徴とするディジタル楽音
   変調装置。 （３）特許請求の範囲第２項の記載において、複数種類
   の入力信号を時分割多重化して入力し、読み書きメモη
   を上記複数種類の入力信号に対応して設け、アドレス制
   御装置により、上記読み書きメモリに上記時分割多重化
   された入力信号を順次着き込み、補間演算装置を上記読
   み書きメモリから読み出された入力信号に対して時分割
   多重的に使用することにより、時分割多重化された出力
   信号を得るようにしたことを特徴とするディジタル楽音
   変調装置。 （４）特許請求の範囲第３項の記載において、変調信号
   発生器から複数の変調信号を時分割多重化して発生する
   ことを特徴とするディジタル楽音変調装置。 （６）特許請求の範囲第３項の記載において、時分割多
   重化された入力信号のうち少なくとも２つが同一信号よ
   り成ると吉を特徴とするディジタル楽音変調装置。 （６）特許請求の範囲第２項の記載において、アドレス
   制御装置を書き込み制御御装覆と読み出し制御装置とで
   構成し、上記書き込み制御装置で読み書きメモリに順次
   入力信号を書き込み、上記読み出し制御装置上上記入力
   信号０書き込みより所定時間だけ遅れて書き込まれた入
   力信号を読み出し、かつ、その読み出し位置を変調信号
   発生器の出力する変調信号にしたがうて変化させるよう
   にしたことを特徴とするディジタル楽音変調装置。 （７）特許請求の範囲第２項において、読み書きメ。 モリを所定のアドレスサイズを有するランダムアクセス
   メモリで構成し、アドレス制御装置のうち、の書き込み
   制御装置により上記入力信号を上記ランダムアクセスメ
   モリに循環的に書き込み、上記アドレス制御装置のうち
   の読み出し制御装置により、上記入力信号の書き込み位
   置から所定位置だけ遅れた読み占し中心位置を中心に上
   記変調信号にしたがって前後した位置を読み出すように
   したことを特徴とするディジタル楽音変調装置。 （８）暫許請求の範囲第７項の記載にお、いて、読み出
   し制御装置はその読み出し中心位置に変調信号を加減算
   する加、減算器を備え、上記加減算器あ出力する和、ま
   たはその和の上位部分を読み出し位置として出力するよ
   うに構成したことを特徴とするディジタル楽音変調装置
   。 （９）特許請求の範囲第１８項の記載において、加減算
   器の出力する和の上位部分を読み出し位置として、その
   隣接する位置をも含めて読み書ぎメモリの複数位置を読
   み出し、複数の読み出し出力と上記和の下位部分と補間
   演算装置に入力し、上記和の下位部分にしたが１って補
   間演算した出力を得るようにしたことを特徴とするディ
   ジタル楽音変調装置。 （１０）特許請求の範囲第９項の記載において、読み出
   し出力数を３とし、２次関数による補間を行なうように
   したことを特徴と子るディジタル楽音変調装置。 （１１）特許請求の範囲第９項の記載において、読み出
   し出力数を２とし、直線補間を行なうようにしたことを
   特徴゛とするディジタル楽音変調装置。 （１２、特許請求の範囲第３項の記載において、補間演
   算装置の時分割多重化された出力信号をそれぞれ独立の
   アナログ信−号に変換し、楽音信号として用いるように
   したことを特徴とするディジタル楽音変調装置。 （１３）特許請求の範囲第３項の記載において、補間演
   算装置の時分割多重化された出力信号のうち、少なくと
   も２つ以上を加算して、アナログ信号に変換するように
   したことを゛特徴とするディジタル楽音変調装置。