JPH0139251B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は高精度でアナログ電圧をデジタルデー
タに変換するための積分型AD変換器に関するも
のである。

従来技術とその問題点 比較的低速で高精度にAD変換を行うAD変換
器としては二重積分型のAD変換器が広く用いら
れている。二重積分型AD変換器は入力電圧を積
分器によつて所定時間積分した後、入力電圧とは
逆極性の基準電源によつて積分を開始してから積
分器出力が所定レベルに達するまでの時間だけゲ
ート回路を開放し、その間の積分時間だけクロツ
ク信号のパルス数を計数することによつてAD変
換を行うものである。この二重積分型AD変換器
では入力信号と基準電圧が同じコンデンサを用い
た積分器によつて積分されるので、積分コンデン
サや入力抵抗の値が安定であれば変換精度に影響
を及ぼさず、又入力電圧の積分時間をクロツク信
号を分周して得るようにすればクロツク信号の周
波数自体は測定精度に影響を及ぼさないという特
徴がある。更に入力電圧の積分時間を電源周期の
整数倍に選ぶことによりノーマルモードノイズを
よく除去できるという優れた特性があつて広く用
いられている。しかしながらこのような二重積分
型AD変換器の場合には積分器のオフセツトに基
づく測定誤差を除くことができないという問題点
があつた。そこでこの誤差を除くためにいくつか
の方法が提案されており、それらはアナログ方式
とデジタル方式に分類することができる。

第１図はアナログ方式によつてオフセツトエラ
ーを軽減するようにしたオートゼロ回路を設けた
二重積分型AD変換器の基本構成を示す回路図で
ある。本図においてアナログスイツチＳ１，Ｓ２
及びＳ３は積分器４に与えられる反転入力を入力
電圧Vi、基準電圧Vrefを有する基準電圧源５及
び接地側に夫々切換えるものであつて、このうち
いずれかが入力抵抗Ｒ６を介して積分器４の反転
入力端に接続される。積分器４は入出力端間に積
分コンデンサＣ７が接続され、その非反転入力端
はコンデンサＣ８を介して接地されている。積分
器４の出力はコンパレータ９に与えられ、コンパ
レータ９の出力はアナログスイツチＳ１０を介し
て積分器４の非反転入力端に与えられると共に、
コントロールロジツク回路１１に与えられる。コ
ントロールロジツク回路１１はこれらのスイツチ
Ｓ１，Ｓ２，Ｓ３及びＳ１０を制御すると共に、
コンパレータ９の出力に基づいてゲート信号を形
成してカウンタ１２に与える。カウンタ１２はク
ロツク信号を計数するものであつて、その出力を
ラツチ回路１３に与えてAD変換信号とする。こ
のAD変換器は第２図に各部の波形図を示すよう
に初期状態の時刻ｔ０にスイツチＳ３及びＳ１０
をオンとする。そうすればコンパレータ９の出力
が積分器４の非反転入力端に接続されるので、全
体として増幅率１のバツフアアンプとなり積分器
４の入力インピーダンスは極めて高く入力抵抗Ｒ
６には演算増幅器の入力バイアス電流程度の微少
な電流しか流れず、その一端がスイツチＳ３によ
つて接地されているため入力端も零ボルトとな
る。一方積分器４の演算増幅器のオフセツト電圧
をVosとすると、非反転入力端の電圧はコンパレ
ータ９の出力によつて補正用コンデンサＣ８に充
電されて一定時間後には−Vosとなる。次に時刻
ｔ１において通常の二重積分AD変換器と同様に
スイツチＳ１を閉成して積分器４によつて入力電
圧Viを一定時間積分する。そうすれば第２図ａ
に実線で示すように積分器４の出力が入力電圧
Viに対応した傾斜で低下し、所定時間の経過後
の時刻ｔ２にコントロールロジツク１１はスイツ
チＳ１を閉成しスイツチＳ２を開放する。そうす
れば積分器４の反転入力端に入力電圧Viとは逆
極性の基準電圧Vrefの基準電圧源５が接続され
るので、積分器４の出力は基準電圧Vrefに対応
した逆方向の傾斜によつて上昇し、所定のレベル
に達する時刻ｔ３にコンパレータ９が出力を出し
てコントロールロジツク回路１１に信号を与え
る。この時刻ｔ２〜ｔ３の時間がカウンタ１２に
よつて測定されており、その終了時の計数値がラ
ツチ回路１３によつてAD変換値として保持され
る。このようなオートゼロ方式の二重積分回路で
は入力電圧の積分時に非反転入力端子に与えられ
る電圧は、補正用コンデンサＣ８の電圧よりも
Vosだけ高いので積分器のオフセツトが打消され
たこととなる。このように1AD変換サイクル中
にオフセツト電圧は補正用コンデンサＣ８に一時
保持されており、入力電圧の積分時にはそのオフ
セツト電圧が打消された状態で積分が行われるの
で、入力オフセツトを除くことが可能となる。し
かしながらアナログ的にコンデンサによつてオフ
セツト電圧をホールドしているのでホールド回路
特有のドループが存在し、コンデンサＣ８のオフ
セツト電圧が徐々に放電してしまい反転入力端子
の電圧を完全に零ボルトに保つことはむずかしい
という欠点があつた。又第２図ａに示すように入
力電圧積分時にスイツチの切替え時等のスパイク
ノイズがあれば、破線で示すようにその積分値が
異なることとなりスパイクノイズは直接積分器の
出力に誤差となつて表れる。このようなスパイク
ノイズによる誤差はアナログ方式の二重積分AD
変換器では除くことができないという問題点があ
つた。

一方積分器のオフセツトによる誤差を除くため
にデジタル方式によつてオフセツトエラーを軽減
したAD変換器も提案されている。第３図はこの
ようなAD変換器の一例を示す回路図である。本
図において第１図と同一部分には同一符号を付し
ている。このAD変換器では基準電圧源は夫々
１／2Vrefの電圧を有し直列に接続された二つの
基準電圧源５ａ，５ｂとして構成されており、そ
の中点は積分器４の非反転入力端子に接続され
る。又積分器４のコンデンサＣ７を短絡するため
のスイツチＳ１５５が設けられており、これはコ
ントロールロジツク回路１６によつて制御され
る。又コンパレータ９の出力はコントロールロジ
ツク回路１６にのみ与えられている。このような
構成を有する積分型AD変換器において、動作時
にはまず最初に積分器４のコンデンサＣ７を短絡
するスイツチＳ１５をオンとする。そうすればコ
ンデンサＣ７に充電されている電荷が放電される
と同時に積分器４はバツフアアンプとなり、その
出力電圧は非反転入力端子に接続されている基準
電圧源５ｂの電圧１／2Vrefにほぼ等しくなる。
そしてその後時刻ｔ４にスイツチＳ２をオンとす
れば積分器４の反転入力端には基準電圧源５ａ，
５ｂの合計電圧Vrefが与えられることとなり、
積分器４の出力はコンパレータ９のコンパレート
ベルトにまで低下し、第４図ｂに示すようにコン
パレータ９が出力を出した時刻ｔ５にコントロー
ルロジツク回路１６はスイツチＳ３をオンとして
積分器４の反転入力端子を接地する。そうすれば
積分器４にはオフセツトを含む非反転入力端子の
基準電圧１／2Vrefとオフセツト電圧Vosの値が
与えられその電圧によつて積分される。そしてこ
の積分時間は一定時間KT秒と定められており、
KT秒後の時刻ｔ６には放電サイクルに移る。こ
の放電サイクルではスイツチＳ２をオンとし、積
分器４の反転入力端子に基準電圧Vrefを接続し
コンパレータ９のコンパレートレベルに到る時刻
ｔ７まで逆方向に積分する。そうすればオフセツ
ト電圧Vosがなければ時刻ｔ５〜ｔ６までの位相
PH1とｔ６〜ｔ７までの位相PH2とは同一であ
るが、第４図ａに破線で示すようにオフセツトが
ある場合には時刻ｔ７はnTだけずれた長い積分
時間となる。ここで位相PH1での積分器出力は
ΔV₁は ΔV₁＝KT／CR（Vref／２＋Vos） ……(1) でありPH2での積分器出力は ΔV′₁＝（Ｋ＋ｎ）Ｔ／CR（Vref／２−Vos）＝−ΔV₁ ……(2) となる。そしてこれらの式より ｎ＝2K／Vref／2Vos−１ ……(3) Vos＝Vref／２・ｎ／2K＋ｎ ……(4) が得られる。さて時刻ｔ７においてコンパレータ
９の出力が反転するとスイツチＳ１をオンとして
入力電圧Viを積分する。この積分の終了時間は
時刻ｔ６から3KTに定められており、位相PH3
における入力電圧Viの積分時間は位相PH2の時
間、即ちオフセツト電圧によつて変化して（2K
−ｎ）Ｔとなる。そして時刻ｔ８にスイツチＳ２
をオンとして積分器４を逆方向に積分し、コンデ
ンサＣ７を放電する。そうすれば第４図ａに示す
ようにコンパレータ７のコンパレートレベルに達
するまで積分が行われ、このときの積分時間を
PH4とする。ここで位相PH3での積分値ΔV₂は
積分時間が（2K−ｎ）Ｔであるので ΔV₂＝−（2K−ｎ）Ｔ／CR・（−Vref／２＋Vi−Vos） ……(5) であり、PH4での積分時間はオフセツトによる
計数差をｎとすると（2K＋ｎ＋Ｎ）となり、積
分器４の出力は ΔV′₂＝−（2K＋ｎ＋Ｎ）Ｔ／CR（Vref／２−Vos） ……(6) となる。従つて式(3)、(5)、(6)よりVosを消去して
Ｎについて表すと、 Ｎ＝−Vi／VrefＫ［１−（ｎ／2K）²］−n²／K₁……(7) 従つて第４図ｇに示すように、位相PH4の時間
を入力クロツク出力をトータライジングカウンタ
１７によつて計数し、計数値をラツチ回路１８に
保持してAD変換値を求める。

このような四重積分方式はオフセツトエラーを
デジタル的に計数差ｎとして処理しており、積分
器のゲインに基づくスケーリングエラー（ｎ／
2K）²は大幅に減少している。しかしながら入力
電圧Viを零にして残留するオフセツトエラー
n²／Ｋは依然として存在し誤差を完全に減少させ
ることはできていない。又この四重積分型AD変
換器では正確な二つの基準電圧源Vrefと１／
2Vrefが必要であり、誤差が生じ易く調整が困難
になるという実際上の問題点がある。更に入力電
圧Viの積分時間は入力オフセツト電圧によつて
変動するため、積分時間を正確に電源周波数の周
期の整数倍に固定することができず電源による誤
差が生じるという欠点がある。又第４図に示す位
相PH1の間の積分時間と位相PH3の間の積分時
間が異なるために位相PH1でのオフセツトによ
る計数差ｎは正確に位相PH3に反映していない
という問題点があつた。

更にこれらの従来のAD変換器はいずれもAD
変換器の前段に配置した前置増幅器のオフセツト
エラーやスケーリングエラーを補正することが全
くできないという問題点があつた。

発明の目的 本発明はこのような従来の積分型AD変換器の
問題点を解消するものであつて、前置増幅器を含
めてオフセツトエラーやスケーリングエラーを補
正し、高精度で安定してAD変換を行うことがで
きるAD変換器を提供するものである。

発明の構成と効果 本願第１の発明は、積分コンデンサを含み入力
信号を積分する積分器と、積分器への入力を被測
定電圧信号及び一定の基準電圧Vrefを有する基
準電圧源に夫々切換える第１、第２のスイツチ
と、該積分器の出力電圧を所定レベルと比較し所
定レベルに達したときに積分器の積分コンデンサ
の放電を停止させるコンパレータと、基準電圧源
の放電時間を計数するカウンタと、有する積分型
AD変換器であつて、制御入力により積分器の入
力を接地側に切換える第３のスイツチと、一定の
クロツク周期Ｔを有するクロツク信号発生器と、
クロツク信号発生器のクロツク周期Ｔの整数倍の
時間KTだけ第３のスイツチを閉成して積分器の
入力端を接地させ入力オフセツト電圧を積分し、
その後第２のスイツチを閉成して基準電圧Vref
により放電させると共に、その放電時間を第１の
ゲート信号とし、オフセツト電圧積分時間
（KT）と同一の時間だけ第１のスイツチを閉成
して被測定電圧を積分器に与え、その後前記第２
のスイツチを閉成して基準電圧Vrefにより放電
させ、その放電時間を第２のゲート信号とする制
御手段と、制御手段より得られる第１、第２のゲ
ート信号によりクロツク信号発生器のクロツクパ
ルス数を計数して夫々計数値n₀、Ｎとする計数手
段と、計数手段の計数値により次式 Vin＝−Vref／Ｋ＋n₀（Ｎ−ｎ） の演算を行い、VinをAD変換値とする演算手段
と、を具備するものである。又本願の第２の発明
は入力電圧を増幅率Ａで増幅する前置増幅器を有
するAD変換器であつて、第１の発明に加えて制
御入力により積分器の入力を接地側に切換える第
４のスイツチを有し、クロツク信号発生器のクロ
ツク周期Ｔの整数倍の時間KTだけ第３のスイツ
チを閉成して積分器の入力端を接地させ入力オフ
セツト電圧を積分し、その後第２のスイツチを閉
成して基準電圧Vrefにより放電させると共に、
その放電時間を第１のゲート信号とし、オフセツ
ト電圧積分時間（KT）と同一の時間だけ第４の
スイツチを閉成して前置増幅器の入力端を接地さ
せ、入力オフセツト電圧を積分し、その後第２の
スイツチを閉成して基準電圧Vrefにより放電さ
せると共に、その放電時間を第２のゲート信号と
し、オフセツト電圧積分時間（KT）と同一の時
間だけ第１のスイツチを閉成して被測定電圧を積
分器に与え、その後第２のスイツチを閉成して基
準電圧Vrefにより放電させ、その放電時間を第
３のゲート信号とする制御手段と、制御手段より
得られる第１、第２、第３のゲート信号によりク
ロツク信号発生器のクロツクパルス数を計数して
夫々計数値n₀、n₁、Ｎとする計数手段と、計数手
段の計数値により次式 Vin＝−Vref／Ａ（Ｋ＋n₀）（Ｎ−n₁） の演算を行い、VinをAD変換値とする演算手段
と、を具備することを特徴とするものである。

このような特徴を有する本願の第１の発明によ
れば、前述した式に基づいてオフセツト電圧の影
響のない正しいAD変換値を得ることが可能とな
る。又積分器オフセツトAD変換サイクルと入力
電圧AD変換サイクルの積分時間が同一であるの
で積分中に生じるスパイクノイズによる影響や積
分器４の漏れ電流による影響が同一となる。又こ
れら２回のAD変換を行う間に回路定数やスパイ
クノイズ、ドループ等が安定していれば、これら
に伴う誤差が相殺されるためその影響を完全に除
去することが可能となる。更に積分時間を電源周
波数の周期の整数倍に選択することによつて電源
による周期的なノイズを小さくすることも可能と
なる。更に本願の第２の発明によれば、積分器の
前段に前置増幅器を設けた場合にもその増幅器の
オフセツト電圧分を含めて全体の誤差を補正する
ことができるため、正確なAD変換値を得ること
が可能となる。

実施例の説明 第５図は本願の第１の発明によるAD変換器の
一実施例を示す回路図である。本実施例は積分器
の前段に前置増幅器を付加しない場合のAD変換
器を示しており、第１図及び第３図の従来例と同
一部分は同一符号を用いている。このAD変換器
も第１図に示す従来例と同様に積分器４に加える
反転入力と入力電圧Vi、基準電圧Vrefを有する
基準電源５及び接地側に夫々切換える第１〜第３
のスイツチであるスイツチＳ１，Ｓ２，Ｓ３を有
している。スイツチＳ１〜Ｓ３は制御入力によつ
て開閉するアナログスイツチを用いるものとす
る。積分器４の入力信号はこれらのスイツチによ
つて選択されて入力抵抗Ｒ６を介して積分器４の
反転入力端子に与えられ、積分器４の非反転入力
端子には一定の電圧Vpを有する基準電源２０が
接続される。又このAD変換器には積分コンデン
サＣ７の両端を短絡して積分器を初期化するスイ
ツチＳ１５が設けられており、積分器４の出力は
コンパレータ９に与えられる。コンパレータ９は
積分器４の出力を所定のスレツシユホールドレベ
ルと比較して一致するときに出力を出すものであ
つて、その出力はコントロールロジツク回路２１
に与えられ、積分器４の積分コンデンサＣ７の放
電を停止させるようにしている。コントロールロ
ジツク回路２１は後述するように所定の処理ステ
ツプで各スイツチＳ１，Ｓ２，Ｓ３及びＳ１５を
制御する制御手段であつて、コンパレータ９の出
力に基づいてゲート信号を形成してカウンタ２２
に与える。コントロールロジツク回路２１とカウ
ンタ２２には一定の周期Ｔ（秒）のクロツク信号
を発生するクロツク発生器２３が接続される。カ
ウンタ２２はクロツク発生器２３のクロツク信号
に基づいてゲートが開放されている間のクロツク
数を計数するものであつて、その計数値は一旦ラ
ツチ回路２４に保持された後、演算処理ユニツト
２５に与えられる。ここでカウンタ２２及びラツ
チ回路２３はコントロールロジツク回路２１より
得られるパルス数を計数する計数手段を構成して
いる。演算処理ユニツト２５はカウンタ２２の計
数値に基づいて後述する所定の処理によつて正し
いAD変換値を出力する演算手段であつて、CPU
と処理プログラムを記憶する記憶手段から構成さ
れる。

次にこのAD変換器の動作について第６図の波
形図を参照しつつ説明する。まず時刻ｔ１１にお
いてスイツチＳ１５をオンとし、積分器４の積分
コンデンサＣ６の両端を短絡する。そうすれば積
分コンデンサＣ６が放電し積分器４の出力は非反
転入力端子に与えられる電圧Vpによつて定めら
れる値となる。続いて時刻ｔ１２においてコント
ロールロジツク回路２１からの制御によりスイツ
チＳ２を閉成する。そうすれば積分器４に入力抵
抗Ｒ６を介して基準電圧Vrefが加わり、積分器
４の出力電圧は第６図ａに示すようにその基準電
圧に対応する傾斜で降下し、コンパレータ９のコ
ンパレートレベルに達する。こうして積分器４の
初期化サイクルを終了するとコンパレータ９は出
力をコントロールロジツク回路２１に与える。そ
うすれば続いてスイツチＳ３がオンとなり入力抵
抗Ｒ６の一端は接地される。従つて時刻ｔ１３以
後第６図ａに示すように積分器４のオフセツト電
圧Vosに積分器４の非反転入力端子に接続されて
いるバイアス電源の電圧Vpを加えた電圧Vsによ
つて積分が開始されることとなり、その積分時間
をKTとしておくものとする（但しＫは一定の正
整数）。そしてこの位相PH11の積分時間KT（秒）
が経過する時刻ｔ１４に第６図ｄに示すように再
びスイツチＳ２をオンとして、積分器４の反転入
力端子に基準電圧Vrefを接続する。そうすれば
積分器４の出力は第６図ａに示すように所定の傾
斜で降下し、積分コンデンサＣ７が放電する。コ
ントロールロジツク回路２１はこの間の第１のゲ
ート信号をカウンタ２２に与え、カウンタ２２は
第６図ｇに示すようにクロツク発生器２３のクロ
ツクパルス数を計数する。そして積分器４の出力
がコンパレータ９のコンパレートレベルに達する
時刻ｔ１５にコンパレータ９の出力に基づいてこ
の計数を停止すると共に、スイツチＳ２をオフと
しスイツチＳ１５をオンとして積分コンデンサＣ
６の両端を短絡する。このときここで時刻ｔ１４
〜ｔ１５までの位相PH12の間に得られたカウン
タ２２の計数値をn₀とすると、その値をラツチ回
路２４に一時保持しておく。そして所定時間の経
過後の時刻ｔ１６にスイツチＳ２をオンとして積
分器４を初期化する積分器初期化サイクルに入
る。尚この時刻ｔ１５〜ｔ１７の間積分器初期化
サイクルは前述した時刻ｔ１１〜ｔ１３までの積
分器初期化サイクルと同一のものであつて、AD
変換を厳密に行う必要がなければ挿入する必要は
なく時刻ｔ１５から次のサイクルに移ることもで
きる。この実施例の場合は初期化サイクルを終え
る時刻刻ｔ１７にスイツチＳ１をオンとして入力
電圧Viを積分器４の反転入力端に与えて積分す
る。そうすれば第６図ａに示すように積分器４の
出力は入力電圧Viに対応する傾斜で上昇する。
この位相PH13の積分時間は時刻ｔ１３〜ｔ１４
の位相PH11の積分時間と同じく第６図ａに示す
ようにKT（秒）とすると、この時間が経過する
時刻ｔ１８にスイツチＳ２をオンとして放電サイ
クルに入る。そしてその放電サイクルが開始する
時刻ｔ１８から再びカウンタ２２に第２のゲート
信号を与えてクロツク発生器２３のクロツクパル
ス数を計数させる。そして積分器４の出力が所定
のコンパレートレベルに達する時刻ｔ１９にコン
パレータ９の出力によつてこの計数を停止して計
数値をラツチ回路２４に保持する。ここで時刻ｔ
１８〜ｔ１９までの位相PH14の間に得られた計
数データをＮとする。そうして演算処理ユニツト
２５は次の演算によつて積分器４のオフセツトの
影響を除いて正しいAD変換値を求める。即ち時
刻ｔ１３〜ｔ１４までの位相PH11が終了する時
刻ｔ１４の積分器４の電圧をΔV01とし、時刻ｔ
１４の時点の積分器４の出力電圧を基準とし時刻
ｔ１５の時点の積分器４の電圧を−ΔV02とする
と、これらの電圧は夫々次式(11)、(12)で表される。

ΔV01＝−KT／CR（Vs−０） ……(11) −ΔV02＝−n₀T／CR（Vref−Vs） ……(12) そしてその電位差は第６図ａに示すように同一
であるのでΔV01は−ΔV02と等しく、式(11)、(12)
より次式（13）が導かれる。

Vs＝n₀Vref／Ｋ＋n₀ ……(13) 一方時刻ｔ１７〜ｔ１８の入力電圧を積分する
位相PH13が終了する時刻ｔ１８の積分器４の電
圧をΔVoiとし、時刻ｔ１８を基準として時刻ｔ
１９の基準電圧Vrefによる積分終了後の積分器
４の出力電圧を−ΔVorとすると、これらの電圧
は夫々次式（14）、（15）で表される。

ΔVoi＝−KT／CR（Vs−Vin） ……(14) −ΔVor＝−NT／CR（Vref−Vs） ……(15) この場合も夫々の電位差は同一であるので式
（14）、（15）よりＮは次式（16）で示される。

Ｎ＝Vs−Vin／Vref−Vs ……(16) そして式（13）のオフセツト電圧Vsの値を式
（16）に代入することによつてて次式（17）が導
かれる。

Vin＝−Vref／Ｋ＋n₀（Ｎ−n₀） ……(17) このように式（17）はカウンタ２２による計数
値n₀とＮ及び基準電圧Vrefと積分時間を定める
正整数Ｋによつて表されるので、これらを所定値
に保つておくことによつてオフセツト電圧Vsの
影響を受けない正しいAD変換値Vinが与えられ
ることとなる。又位相PH11とPH13の積分時間
はKT秒であつて同一であるので、積分器オフセ
ツトAD変換サイクル（PH11）と入力電圧AD変
換サイクル（PH13）の積分中に積分によつて生
じるスパイクノイズによる影響や積分器４の漏れ
電流による影響等が同一となり、誤差の大小にか
かわらずこれらを消去することが可能となる。又
これらの二回のAD変換を行う間に回路定数、即
ち抵抗値やコンデンサの値、クロツク周波数の周
期Ｔ、更にはスパイクノイズ、ドループ等が安定
していればこれらの誤差は相殺されるので完全に
除去することが可能となる。更に積分時間KT
（秒）を電源周波数の周期の整数倍に選ぶことに
よつて電源による周期的なノイズを非常に小さく
押さえることも可能となる。

第７図は本願の第２発明の一実施例を示す回路
図である。本発明ではAD変換器の積分器４の前
段に前置増幅器を設けた場合に、その前置増幅器
のオフセツト分をも含めて補正を行い正しいAD
変換値を得るようにしている。本実施例において
第５図の実施例と同一部分には同一符号を用いて
説明する。本図においてAD変換器３０は増幅率
Ａの増幅器であつて、その入力端には入力を入力
電圧Viと接地側に切換えるスイツチＳ３１，Ｓ
３２が接続されている。そして前置増幅器３０の
増幅出力端はスイツチＳ３３に接続される。積分
器４の入力抵抗Ｒ６には、前述した実施例と同様
に積分入力を前置増幅器３０の出力電圧、基準電
圧Vrefを有する基準電源５、及び接地側に夫々
切換えるスイツチＳ３３，Ｓ３４，Ｓ３５が設け
られる。ここでスイツチ３１は第１のスイツチを
構成しており、スイツチ３４，３５，３２が夫々
第２、第３、第４のスイツチを構成している。積
分器４以下の構成は第５図に示した実施例とほぼ
同様であつて、スイツチＳ３１〜Ｓ３５及びＳ１
５はコントロールロジツク回路３６によつて後述
するように制御され、得られたデータは演算処理
ユニツト３７によつて演算され正しいAD変換値
に変換される。

第８図はコントロールロジツク回路３６と演算
処理ユニツトの詳細を示すブロツク図である。コ
ントロールロジツク回路３６は本図に示すよう
AD変換の各位相を記憶するカウンタ４０を有し
ており、そのカウンタ４０の計数出力がデコーダ
４１に与えられる。デコーダ４１は計数出力をデ
コードして出力をゲート回路４２に与える。ゲー
ト回路４２は各スイツチＳ３１〜３５及びＳ１５
を駆動する信号を生成するものであり、更にカウ
ンタ４３にリセツト信号を与える。カウンタ４３
は一定時間（KT）の積分を行うためのＫ進カウ
ンタであつて、クロツク発生器２３よりクロツク
信号が与えられており、そのオーバフロー出力が
オア回路４４を介してカウンタ４０に与えられ
る。カウンタ４０は位相の歩進に伴つて計数値が
インクリメントされるカウンタであつて、演算処
理ユニツト３７よりシステムリセツトパルスが与
えられると共に、入力端にAD変換開始パルスと
コンパレータ９の立ち上がりエツジを検出するエ
ツジ検出回路４５の出力、及びＫ進カウンタ４３
のオーバフロー出力が計数入力信号としてオア回
路４４を通つてカウンタ４０に与えられる。又デ
コーダ４１の出力はゲート回路４２を介して前述
したカウンタ２２及びラツチ回路２４にリセツト
信号及びクロツク信号として与えられる。ラツチ
回路２４の出力は演算処理ユニツト３７の入力ポ
ート５０に与えられる。演算処理ユニツト３７は
バスライン５１を介して中央演算装置（以下
CPUという）５２にシステムプログラムを記憶
するリードオンリメモリ（以下ROMという）５
３及びカウンタ２２の計数データや演算の一時的
なデータを保持するランダムアクセスメモリ（以
下RAMという）５４からなる記憶手段が接続さ
れ、更にこの演算処理ユニツト３７から出力を外
部の回路に伝える出力ポート５５が設けられる。
出力ポート５５はコントロールロジツク回路３６
のカウンタ４０にシステムリセツトパルスを与え
ると共に、オア回路４４にAD変換開始パルスを
与えるものである。

次に本実施例の動作について第９図の波形図を
参照しつつ説明する。まず時刻ｔ２０において
CPU５２は出力ポート５５よりシステムリセツ
トパルスを出し、ゲート回路４２を介してスイツ
チＳ１５をオンとして積分コンデンサＣ７の両端
を短絡する。そしてスイツチＳ３４を閉成して積
分器４に基準電源Verfを与えて、前述した実施
例と同様にコンパレータ９のコンパレートレベル
まで積分して積分器初期化サイクルを終える。次
いでCPU５２は時刻ｔ２１において位相PH15に
進んでAD変換開始パルスを出力し、スイツチＳ
３５を閉じ積分器４の反転入力端を接地する。同
時にＫ進カウンタ４３はクロツクの計数を開始
し、前述した実施例と同じく時間KT（秒）だけ
積分を行わせた後、Qn出力によつてカウンタ４
０を歩進させる。そうすれば位相PH16に進み、
デコーダ４１の出力によりスイツチＳ３４が閉じ
積分器４に基準電源５が接続される。そしてコン
パレータ９はコンパレートレベルに達するまでの
時間を第１のゲート信号としてクロツク発生器２
３に与える。クロツク発生器２３はその間のクロ
ツク数を計数し、計数値n₀を求める。このときの
カウンタ２２の計数値は第９図ｍに示すようにラ
ツチ回路２４に一時保持され、CPU５２の読み
込みタイミングでRAM５４に記憶される。そし
て時刻ｔ２２以後の積分器初期化サイクルの後、
時刻ｔ２３に位相PH17に進んでスイツチＳ３
１，３３を同時にオンとして入力電圧Viを前置
増幅器３０によつて増幅すると共に、積分器４に
よつてKT（秒）だけ積分する。そして時刻ｔ２
４においてスイツチＳ３４をオンとして積分器４
に基準電源Verfを接続して放電サイクルに入る。
この時第９図ｋ，ｍに示すように積分器４の出力
が所定のコンパレートレベルに達するまでの第３
のゲート信号の時間をカウンタ２２によつて計数
して計数値をラツチ回路２４に保持する。ここで
時刻ｔ２４〜ｔ２５の位相PH18の間に得られた
計数データをＮとする。そして時刻ｔ２５から再
び積分器初期化サイクルを行い、第９図ｄ，ｅに
示すように時刻ｔ２６よりスイツチＳ３２，３３
をオンとして前置増幅器３０の入力を接地すると
共に、その出力であるオフセツト電圧をカウンタ
４３を用いてKT（秒）だけ積分する。そして時
刻ｔ２７によりカウンタ４３をリセツトすると共
にスイツチＳ３４をオンとして積分器４に基準電
源Verfを接続して放電させる。このときに第９
図ｋに示すようにカウンタ２２へのリセツト信号
が停止するため、カウンタ２２によつてクロツク
パルス数が計数されたコンパレートレベルに達す
るまでの第２のゲート信号の時間のクロツク数が
同様にラツチ回路２４に保持される。この位相
PH20の間に得られた計数データをn₁とする。こ
れらのデータＮ、n₁も同様にして所定のタイミン
グでRAM５４に記憶される。そして時刻ｔ２８
から再び積分器初期化サイクルを行い、時刻ｔ２
９より時刻ｔ２３〜ｔ２５と同様の入力電圧AD
変換サイクルを行う。このように積分器オフセツ
トAD変換サイクルと前置増幅器オフセツトAD
変換サイクルとの間に入力電圧のAD変換サイク
ルを組み合わせることによつて入力電圧のAD変
換を実行し、AD変換値のデータＮと補正用のデ
ータn₀、n₁を求め以下に示す演算によつて積分器
４及び前置増幅器３０のオフセツト電圧Vofの影
響を除いて正しいAD変換値を求める。

即ち積分器４のオフセツト電圧Vsは前述した
実施例と同様に式（13）によつて求めることが可
能であり、一方時刻ｔ２３〜２４の入力電圧を積
分する位相PH17が終了する時刻ｔ２４の積分器
４の電圧をΔVoiとし、時刻ｔ２４を基準として
時刻ｔ２５の積分終了後の積分器４の出力電圧を
−ΔVorとすると、これらの電圧は夫々次式
（18）、（19）によつて表される。

ΔVoi＝−KT／CR｛Vs−Ａ（Vin＋Vof）｝ ……(18) −ΔVor＝−NT／CR（Verf−Vs） ……(19) 但しVofは前置増幅器３０のオフセツト電圧で
ある。この場合も夫々の電位差は同一であるの
で、式（18）、（19）よりＮは次式（20）で示され
る。

Ｎ＝Vs−Ａ（Vin＋Vof）／Verf−VsＫ ……(20) 更に時刻ｔ２６〜ｔ２７の前置増幅器３０のオ
フセツト電圧を積分する位相PH19が終了する時
刻ｔ２７の積分器４の電圧をΔV03とし、時刻ｔ
２７を基準として時刻ｔ２９の基準電圧Verfに
よる積分終了後の積分器４の出力電圧を−ΔV04
とすると、これらの電圧は夫々次式（21）、（22）
で表される。

ΔV03＝−KT／CR（Vs−AVof） ……(21) −ΔV04＝−n₁T／CR（Verf−Vs） ……(22) そしてその電位差は第９図ａに示すように同一
であるので、ΔV03は−ΔV04と等しく式（21）、
（22）より次式（23）が導かれる。

n₁＝Vs−AVof／Verf−VsＫ ……(23) そして式（13）より得られるVsの値を式
（20）、（23）に代入すると共に、式（20）、（23）
より前置増幅器３０のオフセツト電圧Vofを消去
すると、次式（24）が得られる。

AVin＝−Verf／Ｋ＋n₀（Ｎ−n₁） ……(24) このようにすれば積分器４に前置増幅器３０が
付加されている場合にも、そのオフセツトを含め
てAD変換器全体のオフセツト分の補正を行い正
しいAD変換値を得ることが可能となる。

尚本実施例では各AD変換サイクル毎に積分器
初期化サイクルを挿入しいるが、厳密なAD変換
が不要な場合にはこの積分器初期化サイクルを省
略することもできる。

【図面の簡単な説明】

第１図は従来の積分型AD変換器の一例を示す
回路図、第２図はその各部の波形を示す波形図、
第３図は他の従来のAD変換器の一例を示す回路
図、第４図はその各部の波形を示す波形図、第５
図は本願の第１の発明による積分型AD変換器の
一実施例を示す回路図、第６図はその各部の波形
を示す波形図、第７図は本願の第２発明の一実施
例を示す回路図、第８図はコントロールロジツク
回路３６と演算処理ユニツト３７の詳細を示すブ
ロツク図、第９図はその各部の波形を示す波形図
である。 Ｓ１，Ｓ２，Ｓ３，Ｓ１５，Ｓ３１〜Ｓ３５…
…スイツチ、４……積分器、５，５ａ，５ｂ……
基準電源、Ｒ６……入力抵抗、Ｃ７……コンデン
サ、９……コンパレータ、１１，１６，２１，３
６……コントロールロジツク回路、１２，２２，
４０，４３……カウンタ、１３，１８，２４……
ラツチ回路、２３……クロツク発生器、２５，３
７……演算処理ユニツト、３０……前置増幅器、
４２……ゲート回路、５２……CPU、５４……
RAM。

Claims (1)

1. 【特許請求の範囲】 １ 積分コンデンサを含み入力信号を積分する積
   分器と、前記積分器への入力を被測定電圧信号及
   び一定の基準電圧Vrefを有する基準電圧源に
   夫々切換える第１、第２のスイツチと、該積分器
   の出力電圧を所定レベルと比較し所定レベルに達
   したときに前記積分器の積分コンデンサの放電を
   停止させるコンパレータと、前記基準電圧源の放
   電時間を計数するカウンタと、を有する積分型
   AD変換器において、 制御入力により前記積分器の入力を接地側に切
   換える第３のスイツチと、 一定のクロツク周期Ｔを有するクロツク信号発
   生器と、 前記クロツク信号発生器のクロツク周期Ｔの整
   数倍の時間KTだけ前記第３のスイツチを閉成し
   て前記積分器の入力端を接地させ入力オフセツト
   電圧を積分し、その後前記第２のスイツチを閉成
   して前記基準電圧Vrefにより放電させると共に、
   その放電時間を第１のゲート信号とし、前記オフ
   セツト電圧積分時間（KT）と同一の時間だけ前
   記第１のスイツチを閉成して被測定電圧を前記積
   分器に与え、その後前記第２のスイツチを閉成し
   て前記基準電圧Vrefにより放電させ、その放電
   時間を第２のゲート信号とする制御手段と、 前記制御手段より得られる第１、第２のゲート
   信号により前記クロツク信号発生器のクロツクパ
   ルス数を計数して夫々計数値n₀、Ｎとする計数手
   段と、 前記計数手段の計数値により次式 Vin＝−Vref／Ｋ＋n₀（Ｎ−n₀） の演算を行い、VinをAD変換値とする演算手段
   と、を具備することを特徴とする積分型AD変換
   器。 ２ 前記積分器は、積分コンデンサを短絡して積
   分器を初期化する初期化手段を有するものである
   ことを特徴とする特許請求の範囲第１項記載の積
   分型AD変換器。 ３ 入力電圧を増幅率Ａで増幅する前置増幅器
   と、積分コンデンサを含み前記前置増幅器による
   増幅信号を積分する積分器と、前記積分器への入
   力を被測定電圧信号及び一定の基準電圧Vrefを
   有する基準電圧源に夫々切替える第１、第２のス
   イツチと、該積分器の出力電圧を所定レベルと比
   較し所定レベルに達したときに前記積分器の積分
   コンデンサの放電を停止させるコンパレータと、
   前記基準電圧源の放電時間を計数するカウンタ
   と、を有する積分型AD変換器において、 制御入力により前記積分器の入力を接地側に切
   換える第３のスイツチと、 制御入力により前記前置増幅器の入力を接地側
   に切換える第４のスイツチと、 一定のクロツク周期Ｔを有するクロツク信号発
   生器と、 前記クロツク信号発生器のクロツク周期Ｔの整
   数倍の時間KTだけ前記第３のスイツチを閉成し
   て前記積分器の入力端を接地させ入力オフセツト
   電圧を積分し、その後前記第２のスイツチを閉成
   して前記基準電圧Vrefにより放電させると共に、
   その放電時間を第１のゲート信号とし、前記オフ
   セツト電圧積分時間（KT）と同一の時間だけ前
   記第４のスイツチを閉成して前記前置増幅器の入
   力端を接地させ、入力オフセツト電圧をを積分
   し、その後前記第２のスイツチを閉成して前記基
   準電圧Vrefにより放電させると共に、その放電
   時間を第２のゲート信号とし、前記オフセツト電
   圧積分時間（KT）と同一の時間だけ前記第１の
   スイツチを閉成して被測定電圧を前記積分器に与
   え、その後前記第２のスイツチを閉成して前記基
   準電圧Vrefにより放電させ、その放電時間を第
   ３のゲート信号とする制御手段と、 前記制御手段より得られる第１、第２、第３の
   ゲート信号により前記クロツク信号発生器のクロ
   ツクパルス数を計数して夫々計数値n₀、n₁、Ｎと
   する計数手段と、 前記計数手段の計数値により次式 Vin＝−Vref／Ａ（Ｋ＋n₀）（Ｎ−n₁） の演算を行い、VinをAD変換値とする演算手段
   と、を具備することを特徴とする積分型AD変換
   器。 ４ 前記積分器は、積分コンデンサを短絡して積
   分器を初期化する初期化手段を有するものである
   ことを特徴とする特許請求の範囲第３項記載の積
   分型AD変換器。