JPH0139647B2 - - Google Patents
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- JPH0139647B2 JPH0139647B2 JP58067174A JP6717483A JPH0139647B2 JP H0139647 B2 JPH0139647 B2 JP H0139647B2 JP 58067174 A JP58067174 A JP 58067174A JP 6717483 A JP6717483 A JP 6717483A JP H0139647 B2 JPH0139647 B2 JP H0139647B2
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- JP
- Japan
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- polycrystalline silicon
- layer
- silicon layer
- gate
- photoresist
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/66—Wet etching of conductive or resistive materials
- H10P50/663—Wet etching of conductive or resistive materials by chemical means only
- H10P50/667—Wet etching of conductive or resistive materials by chemical means only by liquid etching only
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/68—Organic materials, e.g. photoresists
- H10P14/683—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Weting (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔本発明の技術分野〕
本発明は、食刻されるべき多結晶シリコン層上
にフオトリソグラフイ方法によりフオトレジスト
層のマスクを設けた後に露出されている上記多結
晶シリコン層を食刻することにより上記多結晶シ
リコン層中に形成される開孔の端部角度を設定す
る方法に係る。
にフオトリソグラフイ方法によりフオトレジスト
層のマスクを設けた後に露出されている上記多結
晶シリコン層を食刻することにより上記多結晶シ
リコン層中に形成される開孔の端部角度を設定す
る方法に係る。
本発明の方法は、各々電界効果トランジスタ
（FET）及びそれに直列に配置されたキヤパシタ
を有する、半導体基板に配列された幾つかの記憶
セルを有している、集積化された記憶装置の製造
に於て用いられる。このFET記憶装置の物理的
構造体及びそれらの構造体を形成する適当な方法
については、米国特許第3811076号の明細書に記
載されている。この方法の特徴は、多層ゲート絶
縁体（酸化物層及び窒化物層）、Ｐ型にドープさ
れた多結晶シリコンのフイールド・シールド、及
びドープされた酸化物の拡散源である。
（FET）及びそれに直列に配置されたキヤパシタ
を有する、半導体基板に配列された幾つかの記憶
セルを有している、集積化された記憶装置の製造
に於て用いられる。このFET記憶装置の物理的
構造体及びそれらの構造体を形成する適当な方法
については、米国特許第3811076号の明細書に記
載されている。この方法の特徴は、多層ゲート絶
縁体（酸化物層及び窒化物層）、Ｐ型にドープさ
れた多結晶シリコンのフイールド・シールド、及
びドープされた酸化物の拡散源である。
しかしながら、本発明の方法は、上記構造体の
製造に限定されることなく、将来の半導体技術に
於ても用いられ得る。
製造に限定されることなく、将来の半導体技術に
於ても用いられ得る。
記憶セルが上記米国特許第3811076号の明細書
に記載の技術に従つて形成される場合には、多結
晶シリコンのフイールド・シールドに於ける開孔
の端部角度が信頼性の理由から45゜以下に設定さ
れねばならないことが解つた。その様な浅い端部
角度は、従来のフオトリソグラフイ方法では、Ｐ
型にドープされた多結晶シリコン層中に形成され
得ず、典型的には、60乃至70゜程度のより急な角
度が得られる。
に記載の技術に従つて形成される場合には、多結
晶シリコンのフイールド・シールドに於ける開孔
の端部角度が信頼性の理由から45゜以下に設定さ
れねばならないことが解つた。その様な浅い端部
角度は、従来のフオトリソグラフイ方法では、Ｐ
型にドープされた多結晶シリコン層中に形成され
得ず、典型的には、60乃至70゜程度のより急な角
度が得られる。
多結晶シリコン中に開孔を形成するためのフオ
トリソグラフイ方法に於て用いられるポジテイブ
型フオトレジストに、Mona Industries製の
Monazoline（商品名）として一般に入手され得
る、１−ビドロオキシ−エチル−２−アルキル・
イミダゾリンを加えることが既に提案されてい
る。この混和は、食刻されるべき目的領域の周囲
のフオトレジストの付着の度合を、後の食刻に於
て多結晶シリコンに浅い端部角度が得られる様に
するために行われた。しかしながら、この方法に
よるフオトレジストの付着の度合は、制御が複雑
であることが解つた。
トリソグラフイ方法に於て用いられるポジテイブ
型フオトレジストに、Mona Industries製の
Monazoline（商品名）として一般に入手され得
る、１−ビドロオキシ−エチル−２−アルキル・
イミダゾリンを加えることが既に提案されてい
る。この混和は、食刻されるべき目的領域の周囲
のフオトレジストの付着の度合を、後の食刻に於
て多結晶シリコンに浅い端部角度が得られる様に
するために行われた。しかしながら、この方法に
よるフオトレジストの付着の度合は、制御が複雑
であることが解つた。
従つて、本発明の目的は、フオトリソグラフイ
方法に於けるフオトレジストの付着が、適当な前
処理によつて、後の多結晶シリコン層の露出領域
の食刻に於て浅い端部角度が得られる様にされ
る、多結晶シリコン層中の開孔の端部角度を設定
する方法を提供することである。
方法に於けるフオトレジストの付着が、適当な前
処理によつて、後の多結晶シリコン層の露出領域
の食刻に於て浅い端部角度が得られる様にされ
る、多結晶シリコン層中の開孔の端部角度を設定
する方法を提供することである。
本発明の上記目的は、フオトレジスト層を付着
する前に、多結晶シリコン層を５部の水と、１乃
至３部のアンモニアと、0.25乃至１部の過酸化水
素とより成る混合物で処理することによつて達成
される。
する前に、多結晶シリコン層を５部の水と、１乃
至３部のアンモニアと、0.25乃至１部の過酸化水
素とより成る混合物で処理することによつて達成
される。
適当に選択された処理中の温度も、端部角度に
影響を与え得る。
影響を与え得る。
本発明の方法は、ゲート上に正のバイアスが加
えられた後に、上記金属ゲートの端部の近傍に於
ける移動性の帯電された汚染物によつて、FET
のソースとドレインとの間に生じる、寄生チヤネ
ルの形成に関する、謂わゆるサイドウオーク効果
（side walk effect）を効果的に防ぐことを可能
にする。
えられた後に、上記金属ゲートの端部の近傍に於
ける移動性の帯電された汚染物によつて、FET
のソースとドレインとの間に生じる、寄生チヤネ
ルの形成に関する、謂わゆるサイドウオーク効果
（side walk effect）を効果的に防ぐことを可能
にする。
初めに、第１Ａ図乃至第１Ｃ図を参照して、本
発明の方法が導入され得る、前述の米国特許第
3811076号の明細書に記載のSAMOS（シリコン及
びアルミニウムの金属−酸化物−半導体）技術に
よる集積化された記憶装置の形成方法について述
べる。
発明の方法が導入され得る、前述の米国特許第
3811076号の明細書に記載のSAMOS（シリコン及
びアルミニウムの金属−酸化物−半導体）技術に
よる集積化された記憶装置の形成方法について述
べる。
第１Ａ図は、非晶質化のために充分な注入量及
びエネルギでアルゴンを注入することにより形成
された、露洩電流を制御するために用いられる、
非晶質シリコン層２を裏面に有している、Ｐ型に
ドープされたシリコンの基板又はウエハ１を示し
ている。
びエネルギでアルゴンを注入することにより形成
された、露洩電流を制御するために用いられる、
非晶質シリコン層２を裏面に有している、Ｐ型に
ドープされたシリコンの基板又はウエハ１を示し
ている。
次に示す３つの処理工程は、SAMOS拡散技術
を構成している。初めに、反応炉中のウエハ上
に、砒素をドープされた２酸化シリコン、そして
その上にドープされていない酸化物が気相付着さ
れる。その全面付着されたドープされた酸化物の
層は、第１マスクを用いたフオトリソグラフイ方
法に於てパターン状に形成される。後のドライ
ブ・イン工程に於て、上記の砒素をドープされた
酸化物領域３からAs2O3がシリコン基板１へ拡散
され、そこで次式により示される如く還元され
る。
を構成している。初めに、反応炉中のウエハ上
に、砒素をドープされた２酸化シリコン、そして
その上にドープされていない酸化物が気相付着さ
れる。その全面付着されたドープされた酸化物の
層は、第１マスクを用いたフオトリソグラフイ方
法に於てパターン状に形成される。後のドライ
ブ・イン工程に於て、上記の砒素をドープされた
酸化物領域３からAs2O3がシリコン基板１へ拡散
され、そこで次式により示される如く還元され
る。
2As2O3＋3Si→4As＋3SiO2
この反応は、砒素の層が形成されない様に、酸
化雰囲気中で行われる。O2／N2サイクル中に、
ビツト縁（ソース）４及び記憶ノード（ドレイ
ン）５の所望の領域に於て、適量の砒素がシリコ
ン中に導入された後、純粋な窒素中でドライプ・
イン工程が行われて、砒素が適当な深さにドライ
ブ・インされる。O2／N2雰囲気中に於て砒素が
拡散される間に、ウエハ表面上に薄い熱酸化物層
が成長され、この層は次の硼素の注入６のための
スクリーンとして用いられる。
化雰囲気中で行われる。O2／N2サイクル中に、
ビツト縁（ソース）４及び記憶ノード（ドレイ
ン）５の所望の領域に於て、適量の砒素がシリコ
ン中に導入された後、純粋な窒素中でドライプ・
イン工程が行われて、砒素が適当な深さにドライ
ブ・インされる。O2／N2雰囲気中に於て砒素が
拡散される間に、ウエハ表面上に薄い熱酸化物層
が成長され、この層は次の硼素の注入６のための
スクリーンとして用いられる。
ウエハ表面上に略1.8×1016原子／cm3のドーピ
ング・プロフイルを生じる硼素の注入が、一定の
閾値電圧を設定するために用いられる。
ング・プロフイルを生じる硼素の注入が、一定の
閾値電圧を設定するために用いられる。
上記イオン注入後の第２マスクを用いたフオト
リソグラフイ方法に於て、ドープされた酸化物領
域３が記憶ノード５上に於て除去されるが、ビツ
ト線４上に於ては残される。フオトレジストが除
去された後、薄いドライブ・イン酸化物もウエハ
表面から除去される。第１Ａ図は、この状態の記
憶セルを示している。
リソグラフイ方法に於て、ドープされた酸化物領
域３が記憶ノード５上に於て除去されるが、ビツ
ト線４上に於ては残される。フオトレジストが除
去された後、薄いドライブ・イン酸化物もウエハ
表面から除去される。第１Ａ図は、この状態の記
憶セルを示している。
次の一連の処理工程に於て、ウエハの表面状態
を制御するための絶縁体及び導体が形成される。
そのために、酸化物層７がウエハ１上に熱成長さ
れる。この層は、FETのゲート絶縁体として用
いられる。次に、窒化シリコン層８が気相付着さ
れる。両層の厚さの比は、形成されるべき集積回
路の特性に適合される。上記酸化物／窒化物絶縁
体上に、例えば硼素であるアクセプタ材料で高濃
度にドープされた多結晶シリコン層９が付着され
る。この時点に於て、以下に説明される如く、本
発明による方法が導入される。ゲート領域１０及
びシリコンへの接点（図示せず）が設けられる領
域に於て、多結晶シリコン層９が、第３マスクを
用いたフオトリソグラフイ方法に於て除去され
る。この状態が、第１Ｂ図に示されている。
を制御するための絶縁体及び導体が形成される。
そのために、酸化物層７がウエハ１上に熱成長さ
れる。この層は、FETのゲート絶縁体として用
いられる。次に、窒化シリコン層８が気相付着さ
れる。両層の厚さの比は、形成されるべき集積回
路の特性に適合される。上記酸化物／窒化物絶縁
体上に、例えば硼素であるアクセプタ材料で高濃
度にドープされた多結晶シリコン層９が付着され
る。この時点に於て、以下に説明される如く、本
発明による方法が導入される。ゲート領域１０及
びシリコンへの接点（図示せず）が設けられる領
域に於て、多結晶シリコン層９が、第３マスクを
用いたフオトリソグラフイ方法に於て除去され
る。この状態が、第１Ｂ図に示されている。
集積回路を完成するために、第２の酸化物層１
１が、熱酸化により多結晶シリコン層９上に、層
９の端部を完全に覆う様に形成される。この酸化
中に、多結晶シリコン層９の略300nｍの厚さが
酸化物に変換される。２酸化シリコン層は窒化シ
リコン上には極めてゆつくりとしか成長されない
ので、ゲート領域１０の開孔に於て露出されてい
る窒化物層上には、極めて薄い酸化物層１１ａし
か形成されない。
１が、熱酸化により多結晶シリコン層９上に、層
９の端部を完全に覆う様に形成される。この酸化
中に、多結晶シリコン層９の略300nｍの厚さが
酸化物に変換される。２酸化シリコン層は窒化シ
リコン上には極めてゆつくりとしか成長されない
ので、ゲート領域１０の開孔に於て露出されてい
る窒化物層上には、極めて薄い酸化物層１１ａし
か形成されない。
フオトリソグラフイ方法に於て形成された第４
マスクを用いて、ゲート電極上の酸化物層１１ａ
が、食刻剤に於ける緩衝された弗化水素酸と水と
の相対的濃度及び温度を調節することにより、多
結晶シリコン層９、シリコン基板１、及び拡散さ
れた線への接点開孔（図示せず）と同時に食刻さ
れる。次に、アルミニウム層１２が素子の表面上
に気相付着される。アルミニウム層１２は、第５
マスクを用いて米国特許第4004044号の明細書に
記載されている金属リフト・オフ方法に従つて、
パターン化される。第１Ｃ図は、その初めの金属
化後の状態を示している。アルミニウム層１２の
絶縁された部分に於て、多結晶シリコンのフイー
ルド・シールド９とシリコン基板１との間に電気
的接続が設けられる。上記構造体の表面が、保護
及び表面安定化のために、スパツタリングされた
石英層で被覆される。以後の金属化については更
に詳述しない。
マスクを用いて、ゲート電極上の酸化物層１１ａ
が、食刻剤に於ける緩衝された弗化水素酸と水と
の相対的濃度及び温度を調節することにより、多
結晶シリコン層９、シリコン基板１、及び拡散さ
れた線への接点開孔（図示せず）と同時に食刻さ
れる。次に、アルミニウム層１２が素子の表面上
に気相付着される。アルミニウム層１２は、第５
マスクを用いて米国特許第4004044号の明細書に
記載されている金属リフト・オフ方法に従つて、
パターン化される。第１Ｃ図は、その初めの金属
化後の状態を示している。アルミニウム層１２の
絶縁された部分に於て、多結晶シリコンのフイー
ルド・シールド９とシリコン基板１との間に電気
的接続が設けられる。上記構造体の表面が、保護
及び表面安定化のために、スパツタリングされた
石英層で被覆される。以後の金属化については更
に詳述しない。
上述の方法は、幾つかの信頼性の問題を生じ
る。それらの問題の或るものは、電荷がゲート誘
電体内を、又はゲート誘電体中へ、垂直方向に移
動することに関連している。第２図を参照して詳
細に説明されるもう一つの問題は、ゲート上に正
のバイアスが加えられた後にソースとドレインと
の間にFETの寄生チヤネル１６が形成されるこ
とであり、この問題を除くことが本発明の目的で
ある。この謂ゆるサイドウオーク効果は、金属ゲ
ート１２の端部の近傍に於ける移動性の帯電され
た汚染物（イオン）１４によつて、そして又上記
汚染物がドライブ・インされ得る埋設領域が存在
することによつて、生じる。ゲート上に反復的に
加えられる正のバイアスは、それらのイオン１４
を、金属ゲート１２とフイールド・シールド９と
の間の領域に到達させる効果を有する。この様に
して、イオン１４が２つの導体９及び１２のいず
れにも接触していない、第２図に示されている状
態に達する。この様な電荷の分布は、通常の
FETチヤネル１５と異なつて、金属ゲート１２
によつて制御されない、平行な寄生チヤネル１６
を生じる。これらのイオンを除くことは難しいこ
とが解つた。
る。それらの問題の或るものは、電荷がゲート誘
電体内を、又はゲート誘電体中へ、垂直方向に移
動することに関連している。第２図を参照して詳
細に説明されるもう一つの問題は、ゲート上に正
のバイアスが加えられた後にソースとドレインと
の間にFETの寄生チヤネル１６が形成されるこ
とであり、この問題を除くことが本発明の目的で
ある。この謂ゆるサイドウオーク効果は、金属ゲ
ート１２の端部の近傍に於ける移動性の帯電され
た汚染物（イオン）１４によつて、そして又上記
汚染物がドライブ・インされ得る埋設領域が存在
することによつて、生じる。ゲート上に反復的に
加えられる正のバイアスは、それらのイオン１４
を、金属ゲート１２とフイールド・シールド９と
の間の領域に到達させる効果を有する。この様に
して、イオン１４が２つの導体９及び１２のいず
れにも接触していない、第２図に示されている状
態に達する。この様な電荷の分布は、通常の
FETチヤネル１５と異なつて、金属ゲート１２
によつて制御されない、平行な寄生チヤネル１６
を生じる。これらのイオンを除くことは難しいこ
とが解つた。
導電性汚染物の蓄積を除くためには、ゲート上
の多結晶シリコン層９を、浅い多結晶シリコンの
端部角度が得られる様に食刻すると有利であるこ
とが解つた。それらの端部角度が充分に浅い場合
には、次の酸化に於て、多結晶シリコンの酸化物
層１１の端部に急な角度の端部が形成されない。
の多結晶シリコン層９を、浅い多結晶シリコンの
端部角度が得られる様に食刻すると有利であるこ
とが解つた。それらの端部角度が充分に浅い場合
には、次の酸化に於て、多結晶シリコンの酸化物
層１１の端部に急な角度の端部が形成されない。
多結晶シリコン層９を＞35゜の角度で食刻する
と不利であることが解つた。その場合には、再酸
化中に、垂直の状態から張り出した状態迄の多結
晶シリコン層の端部が生じる。この張り出した状
態はゲート表面上に汚染物を固定又は封入させ、
それらの汚染物は、次のアルミニウム・リフト・
オフ方法に於て除去され得ず、又前述の如く信頼
性の問題を生じる。一方、多結晶シリコン層９が
端部角度＜15゜になる様に食刻された場合には、
導電路を構成するすべての多結晶シリコンが、次
の再酸化中に酸化されてしまう。その結果、歩留
りが著しく低下する。
と不利であることが解つた。その場合には、再酸
化中に、垂直の状態から張り出した状態迄の多結
晶シリコン層の端部が生じる。この張り出した状
態はゲート表面上に汚染物を固定又は封入させ、
それらの汚染物は、次のアルミニウム・リフト・
オフ方法に於て除去され得ず、又前述の如く信頼
性の問題を生じる。一方、多結晶シリコン層９が
端部角度＜15゜になる様に食刻された場合には、
導電路を構成するすべての多結晶シリコンが、次
の再酸化中に酸化されてしまう。その結果、歩留
りが著しく低下する。
本発明の方法によれば、次のフオトリソグラフ
イ方法に於て、食刻されるべきゲート領域１０及
び接点領域の近傍における多結晶シリコン層９へ
のフオトレジストの付着をフオトレジストの露
光、現像及び硬化の後の食刻中に、15゜乃至35゜の
食刻角度が得られる様に修正させるために、適当
な多結晶シリコン層の前処理が用いられる。通常
は、多結晶シリコン層のドーピング・プロフイル
によつて、そして従来のフオトリソグラフイ方法
がもちいられた場合には、より急な食刻角度が得
られる。
イ方法に於て、食刻されるべきゲート領域１０及
び接点領域の近傍における多結晶シリコン層９へ
のフオトレジストの付着をフオトレジストの露
光、現像及び硬化の後の食刻中に、15゜乃至35゜の
食刻角度が得られる様に修正させるために、適当
な多結晶シリコン層の前処理が用いられる。通常
は、多結晶シリコン層のドーピング・プロフイル
によつて、そして従来のフオトリソグラフイ方法
がもちいられた場合には、より急な食刻角度が得
られる。
驚くべきことに、半導体技術に於てウエハ表面
から有機汚染物を除去するために用いられる、ア
ンモニア、過酸化水素、及び水を含む前処理液
が、個々の構成成分が特定の比率の濃度で該溶液
中に含まれている場合に、フオトレジストの付着
を増すために特に適していることが解つた。急な
端部角度に影響を与えるもう一つの要素は、特定
の温度範囲の選択であり得る。実験の結果、食刻
角度の急岐さは溶液のアンモニア含有量が増加す
るとともに増加し、そして溶液中の過酸化水素の
含有量が増加するとともに浅くなることがわかつ
た。５部の水と、１乃至３部のアンモニアと、
0.25乃至１部の過酸化水素とを含む溶液が特に適
当である。その溶液の形成に於ては、アンモニア
（28乃至29％）及び過酸化水素（30％）の濃縮水
溶液が用いられる。上記前処理液は、上記濃度範
囲の活性の過酸化水素が得られる限り、用いられ
得る。実際的理由から、４時間の寿命で充分であ
ることが解つた。
から有機汚染物を除去するために用いられる、ア
ンモニア、過酸化水素、及び水を含む前処理液
が、個々の構成成分が特定の比率の濃度で該溶液
中に含まれている場合に、フオトレジストの付着
を増すために特に適していることが解つた。急な
端部角度に影響を与えるもう一つの要素は、特定
の温度範囲の選択であり得る。実験の結果、食刻
角度の急岐さは溶液のアンモニア含有量が増加す
るとともに増加し、そして溶液中の過酸化水素の
含有量が増加するとともに浅くなることがわかつ
た。５部の水と、１乃至３部のアンモニアと、
0.25乃至１部の過酸化水素とを含む溶液が特に適
当である。その溶液の形成に於ては、アンモニア
（28乃至29％）及び過酸化水素（30％）の濃縮水
溶液が用いられる。上記前処理液は、上記濃度範
囲の活性の過酸化水素が得られる限り、用いられ
得る。実際的理由から、４時間の寿命で充分であ
ることが解つた。
上記のアンモニア及び過酸化水素の濃度の他
に、所定の温度が基板の処理中に保たれていると
有利である。40℃よりも低い温度の浴を用いた場
合には、端部角度が浅くなり過ぎ、即ち＜13゜に
なり、70℃よりも高い温度の浴を用いた場合に
は、急になりすぎる。従つて、多結晶シリコン層
で覆われた基板の前処理を、上記濃度のアンモニ
ア及び過酸化水素を含む溶液で、そして40乃至70
℃の浴の温度で行うことが有利である。前処理の
期間は厳密さを要しない。
に、所定の温度が基板の処理中に保たれていると
有利である。40℃よりも低い温度の浴を用いた場
合には、端部角度が浅くなり過ぎ、即ち＜13゜に
なり、70℃よりも高い温度の浴を用いた場合に
は、急になりすぎる。従つて、多結晶シリコン層
で覆われた基板の前処理を、上記濃度のアンモニ
ア及び過酸化水素を含む溶液で、そして40乃至70
℃の浴の温度で行うことが有利である。前処理の
期間は厳密さを要しない。
実施例
多結晶シリコン層９を有する基板１が、アンモ
ニア及び過酸化水素の水溶液で処理される。その
溶液は５部の水、１乃至３部のアンモニア、及び
0.25乃至１部の過酸化水素を含む。前述の如く、
浴の温度は40乃至70℃であることが好ましい。前
処理が２時間の間行われる。
ニア及び過酸化水素の水溶液で処理される。その
溶液は５部の水、１乃至３部のアンモニア、及び
0.25乃至１部の過酸化水素を含む。前述の如く、
浴の温度は40乃至70℃であることが好ましい。前
処理が２時間の間行われる。
次に、この様にして前処理されたウエハが、付
着促進剤、例えばヘキサメチル・ジシラザンで被
覆される。それから、有機溶媒の混合物中に溶解
されたポジテイブ型フオトレジスト、例えばｍ−
クレゾール−ホルムアルデヒド・ノボラツク樹脂
と、１−オキソ−２−ジアゾナフタリン・スルホ
ン酸の4′−2′−3′−ジヒドロオキシ・ベンゾフエ
ノン・エステルとして表わされるジアゾケトン増
感剤とより成る、Shipley社製のAZ1350J（商品
名）として入手され得るレジストが付着される。
それから、上記フオトレジスト層が80乃至100℃
に於て３乃至15分間乾燥され、そして周知の如く
露光される。
着促進剤、例えばヘキサメチル・ジシラザンで被
覆される。それから、有機溶媒の混合物中に溶解
されたポジテイブ型フオトレジスト、例えばｍ−
クレゾール−ホルムアルデヒド・ノボラツク樹脂
と、１−オキソ−２−ジアゾナフタリン・スルホ
ン酸の4′−2′−3′−ジヒドロオキシ・ベンゾフエ
ノン・エステルとして表わされるジアゾケトン増
感剤とより成る、Shipley社製のAZ1350J（商品
名）として入手され得るレジストが付着される。
それから、上記フオトレジスト層が80乃至100℃
に於て３乃至15分間乾燥され、そして周知の如く
露光される。
露光時間は、各々の構造体の目的寸法及び用い
られる露光装置に依存する。
られる露光装置に依存する。
露光されたフオトレジスト層が、周知の如く、
燐酸水素ナトリウム、メタ珪酸ナトリウム、及び
水酸化ナトリウムに基づく現像剤中で現像され、
そして130℃に於て略15分間硬化される。フオト
レジスト・マスクが硬化された後、多結晶シリコ
ン層９がHNO3−HF−H2O混合物中で食刻され
る。
燐酸水素ナトリウム、メタ珪酸ナトリウム、及び
水酸化ナトリウムに基づく現像剤中で現像され、
そして130℃に於て略15分間硬化される。フオト
レジスト・マスクが硬化された後、多結晶シリコ
ン層９がHNO3−HF−H2O混合物中で食刻され
る。
多結晶シリコン層中の開孔の端部角度が、走査
電子顕微鏡を用いて、試料を90゜傾斜させて、測
定される。H2O：NH3：H2O2＝５：１：１の前
処理液を用いて、24゜の端部角度が得られる。
電子顕微鏡を用いて、試料を90゜傾斜させて、測
定される。H2O：NH3：H2O2＝５：１：１の前
処理液を用いて、24゜の端部角度が得られる。
上述の如く、端部角度を調節するための本発明
の方法は、正のゲートの応力が加えられたとき
に、金属ゲートの端部の近傍に於ける移動性と帯
電された汚染部によりFETのソースとドレイン
との間に寄生チヤネルが形成されることによつて
生じるサイドウオーク効果を効果的に防ぐために
用いられ、SAMOS方法による製造の歩留りを改
善する。
の方法は、正のゲートの応力が加えられたとき
に、金属ゲートの端部の近傍に於ける移動性と帯
電された汚染部によりFETのソースとドレイン
との間に寄生チヤネルが形成されることによつて
生じるサイドウオーク効果を効果的に防ぐために
用いられ、SAMOS方法による製造の歩留りを改
善する。
第１Ａ図乃至第１Ｃ図は本発明の方法が導入さ
れ得る、従来のSAMOS技術による集積化された
記憶装置の形成方法を示す図、第２図は上記方法
の信頼性の問題の１つである、謂ゆるサイドウオ
ーク効果を詳細に示している図である。 １……Ｐ型にドープされたシリコン基板（ウエ
ハ）、２……非晶質シリコン層、３……砒素をド
ープされた酸化物領域、４……ビツト線（ソー
ス）、５……記憶ノード（ドレイン）、６……硼素
の注入、７，１１……酸化物層、８……窒化シリ
コン層、９……Ｐ型にドープされた多結晶シリコ
ン層（フイールド・シールド）、１０……ゲート
領域、１１ａ……極めて薄い酸化物層、１２……
アルミニウム層（金属ゲート）、１４……移動性
の帯電された汚染物（イオン）、１５……FETチ
ヤネル、１６……寄生チヤネル。
れ得る、従来のSAMOS技術による集積化された
記憶装置の形成方法を示す図、第２図は上記方法
の信頼性の問題の１つである、謂ゆるサイドウオ
ーク効果を詳細に示している図である。 １……Ｐ型にドープされたシリコン基板（ウエ
ハ）、２……非晶質シリコン層、３……砒素をド
ープされた酸化物領域、４……ビツト線（ソー
ス）、５……記憶ノード（ドレイン）、６……硼素
の注入、７，１１……酸化物層、８……窒化シリ
コン層、９……Ｐ型にドープされた多結晶シリコ
ン層（フイールド・シールド）、１０……ゲート
領域、１１ａ……極めて薄い酸化物層、１２……
アルミニウム層（金属ゲート）、１４……移動性
の帯電された汚染物（イオン）、１５……FETチ
ヤネル、１６……寄生チヤネル。
Claims (1)
- １ 食刻されるべき多結晶シリコン層上にフオト
リソグラフイ方法によりフオトレジスト層のマス
クを設けた後に露出されている上記多結晶シリコ
ン層を食刻することにより、上記多結晶シリコン
層中に形成される開孔の端部角度を設定する方法
に於て、上記フオトレジスト層を付着する前に上
記多結晶シリコン層を５部の水と、１乃至３部の
アンモニアと、0.25乃至１部の過酸化水素とより
成る混合物で処理することを特徴とする、多結晶
シリコン層中の開孔の端部角度を設定する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82105173A EP0096096B1 (de) | 1982-06-14 | 1982-06-14 | Verfahren zur Einstellung des Kantenwinkels in Polysilicium |
| EP821051737 | 1982-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220431A JPS58220431A (ja) | 1983-12-22 |
| JPH0139647B2 true JPH0139647B2 (ja) | 1989-08-22 |
Family
ID=8189085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58067174A Granted JPS58220431A (ja) | 1982-06-14 | 1983-04-18 | 多結晶シリコン層中の開孔の端部角度を設定する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4452881A (ja) |
| EP (1) | EP0096096B1 (ja) |
| JP (1) | JPS58220431A (ja) |
| DE (1) | DE3277343D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0469370A3 (en) * | 1990-07-31 | 1992-09-09 | Gold Star Co. Ltd | Etching process for sloped side walls |
| KR970002427B1 (en) * | 1994-01-14 | 1997-03-05 | Lg Semicon Co Ltd | Fine patterning method of photoresist film |
| US7022592B2 (en) * | 2003-10-03 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ammonia-treated polysilicon semiconductor device |
| TWI258201B (en) * | 2005-02-16 | 2006-07-11 | Powerchip Semiconductor Corp | Method for manufacturing semiconductor device and plug |
| CN104409324A (zh) * | 2014-11-12 | 2015-03-11 | 吉林华微电子股份有限公司 | 能够避免沾污的多晶硅磷掺杂后处理清洗方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3827908A (en) * | 1972-12-11 | 1974-08-06 | Ibm | Method for improving photoresist adherence |
| US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
| US3841926A (en) * | 1973-01-02 | 1974-10-15 | Ibm | Integrated circuit fabrication process |
| CH573661A5 (ja) * | 1973-01-02 | 1976-03-15 | Ibm | |
| JPS5218098B2 (ja) * | 1973-05-04 | 1977-05-19 | ||
| US4004044A (en) * | 1975-05-09 | 1977-01-18 | International Business Machines Corporation | Method for forming patterned films utilizing a transparent lift-off mask |
| US4160991A (en) * | 1977-10-25 | 1979-07-10 | International Business Machines Corporation | High performance bipolar device and method for making same |
-
1982
- 1982-06-14 DE DE8282105173T patent/DE3277343D1/de not_active Expired
- 1982-06-14 EP EP82105173A patent/EP0096096B1/de not_active Expired
-
1983
- 1983-04-18 JP JP58067174A patent/JPS58220431A/ja active Granted
- 1983-05-16 US US06/494,755 patent/US4452881A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58220431A (ja) | 1983-12-22 |
| EP0096096A1 (de) | 1983-12-21 |
| DE3277343D1 (en) | 1987-10-22 |
| US4452881A (en) | 1984-06-05 |
| EP0096096B1 (de) | 1987-09-16 |
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