JPH0318373B2 - - Google Patents
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- JPH0318373B2 JPH0318373B2 JP56060311A JP6031181A JPH0318373B2 JP H0318373 B2 JPH0318373 B2 JP H0318373B2 JP 56060311 A JP56060311 A JP 56060311A JP 6031181 A JP6031181 A JP 6031181A JP H0318373 B2 JPH0318373 B2 JP H0318373B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- delay
- output
- down counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はスキユー調整回路に関し、特に、遅延
素子として電圧制御遅延回路を使用するととも
に、スキユー調整すべき２地点の信号を位相比較
回路に入力し、該位相比較回路の出力にもとづい
て上記電圧制御遅延回路をデイジタル的に制御せ
しめるようにすることにより、フエーズ・ロツ
ク・ループ回路を構成し、所要の構成し、所要の
遅延時間を容易に、かつ高精度に調整し得るよう
にしたスキユー調整回路に関する。
素子として電圧制御遅延回路を使用するととも
に、スキユー調整すべき２地点の信号を位相比較
回路に入力し、該位相比較回路の出力にもとづい
て上記電圧制御遅延回路をデイジタル的に制御せ
しめるようにすることにより、フエーズ・ロツ
ク・ループ回路を構成し、所要の構成し、所要の
遅延時間を容易に、かつ高精度に調整し得るよう
にしたスキユー調整回路に関する。
従来、デイジタル論理回路等においてスキユー
調整のための遅延時間を調整しようとする場合、
例えば、１つの方法として第１図に図示する如
く、複数の調整用出力端子の付加されている遅延
回路（DLY）を使用し、適宜、出力端子を選択
するなどして調整するようにしていた。この場
合、端子の選択接続動作が面倒であるばかりでな
く、微細な調整を行なおうとするとき所望の遅延
時間が得られない場合もあつた。また、他の方法
として、第２図に図示する如く、ケーブル線路を
使用し、所望の遅延時間が得られる長さのケーブ
ル線路を素子間にもうける方法もあるが、この場
合、回路のデイスクリート化を阻害する要因とな
つていた。
調整のための遅延時間を調整しようとする場合、
例えば、１つの方法として第１図に図示する如
く、複数の調整用出力端子の付加されている遅延
回路（DLY）を使用し、適宜、出力端子を選択
するなどして調整するようにしていた。この場
合、端子の選択接続動作が面倒であるばかりでな
く、微細な調整を行なおうとするとき所望の遅延
時間が得られない場合もあつた。また、他の方法
として、第２図に図示する如く、ケーブル線路を
使用し、所望の遅延時間が得られる長さのケーブ
ル線路を素子間にもうける方法もあるが、この場
合、回路のデイスクリート化を阻害する要因とな
つていた。
本発明は、上記の点を解決し、調整が容易でか
つ精度の高い遅延時間が得られるスキユー調整回
路を実現することを目的とし、そしてそのため本
発明によるスキユー調整回路は、論理回路網内に
おけるスキユー調整を行なうべき第１の地点と第
２の地点のうち信号遅延を要する側の地点の前段
側に電圧制御遅延回路をもうけるとともに、上記
第１および第２の地点の信号をそれぞれ最短もし
くは等長の線路で入力する位相比較器と、該位相
比較器の出力によりカウント方向が制御されるア
ツプ・ダウンカウンタと、該アツプ・ダウンカウ
ンタの出力をアナログ信号に変換し、該電圧制御
遅延回路の遅延制御信号として、与えるＤ／Ａ変
換回路により構成され、上記位相比較器に入力さ
れる信号の位相を一致させるように、該アツプ・
ダウンカウンタのカウント方向を制御することに
より上記電圧制御遅延回路において所望のスキユ
ー調整用遅延時間を得ることを特徴とする。
つ精度の高い遅延時間が得られるスキユー調整回
路を実現することを目的とし、そしてそのため本
発明によるスキユー調整回路は、論理回路網内に
おけるスキユー調整を行なうべき第１の地点と第
２の地点のうち信号遅延を要する側の地点の前段
側に電圧制御遅延回路をもうけるとともに、上記
第１および第２の地点の信号をそれぞれ最短もし
くは等長の線路で入力する位相比較器と、該位相
比較器の出力によりカウント方向が制御されるア
ツプ・ダウンカウンタと、該アツプ・ダウンカウ
ンタの出力をアナログ信号に変換し、該電圧制御
遅延回路の遅延制御信号として、与えるＤ／Ａ変
換回路により構成され、上記位相比較器に入力さ
れる信号の位相を一致させるように、該アツプ・
ダウンカウンタのカウント方向を制御することに
より上記電圧制御遅延回路において所望のスキユ
ー調整用遅延時間を得ることを特徴とする。
以下、本発明を図面により説明する。第３図は
本発明による第１の実施例のスキユー調整回路の
ブロツク図であり、図中、１は電圧制御遅延回路
（VCD）、２は位相比較器、３はチヤージポンプ
回路、６〜１０は論理ゲート回路、Ａ点とＢ点は
スキユー調整すべき地点、l1はＡ点から位相比較
器２の一方の入力部までの線長、l2はＢ点から位
相比較器２の他方の入力部までの線長である。実
施例において、線長l1と線長l2は等長にされてい
る。１１はアツプ・ダウンコントロール回路、１
２はアツプ・ダウンカウンタ、１３はＤ／Ａ変換
回路である。第３図実施例において、位相比較器
２、アツプ・ダウンコントロール回路１１、アツ
プ・ダウンカウンタ１２、Ｄ／Ａ変換回路１３、
電圧制御遅延回路１、論理ゲート回路８、位相比
較器２の部分は、フエーズ・ロツク・ループ回路
を構成しており、Ａ点の信号がが基準周波数信
号、Ｂ点の信号がロツク対象周波数信号に対応し
ている。
本発明による第１の実施例のスキユー調整回路の
ブロツク図であり、図中、１は電圧制御遅延回路
（VCD）、２は位相比較器、３はチヤージポンプ
回路、６〜１０は論理ゲート回路、Ａ点とＢ点は
スキユー調整すべき地点、l1はＡ点から位相比較
器２の一方の入力部までの線長、l2はＢ点から位
相比較器２の他方の入力部までの線長である。実
施例において、線長l1と線長l2は等長にされてい
る。１１はアツプ・ダウンコントロール回路、１
２はアツプ・ダウンカウンタ、１３はＤ／Ａ変換
回路である。第３図実施例において、位相比較器
２、アツプ・ダウンコントロール回路１１、アツ
プ・ダウンカウンタ１２、Ｄ／Ａ変換回路１３、
電圧制御遅延回路１、論理ゲート回路８、位相比
較器２の部分は、フエーズ・ロツク・ループ回路
を構成しており、Ａ点の信号がが基準周波数信
号、Ｂ点の信号がロツク対象周波数信号に対応し
ている。
本発明の実施例においては、Ｂ点の位相がＡ点
の位相より進んでいるとき、Ｄ／Ａ変換回路１３
の出力電圧によつて電圧制御遅延回路１の遅延時
間を大きくせしめるように制御が行なわれてい
る。Ｂ点の位相がＡ点の位相より進んでいる間
は、単にＤ／Ａ変換回路１３から電圧制御遅延回
路１の遅延時間をより大きくする方向に制御電圧
を送出しておりり、これにより順次Ａ点とＢ点の
位相差は少なくなつてゆく。このようにして、位
相同期化制御が行なわれてゆき、位相比較器２へ
の２つの入力信号の位相が等しくなつたとき、
Ｄ／Ａ変換回路１３の出力電圧は一定値に落着く
ようにされる。これにより、電圧制御遅延回路１
においては、所要の遅延時間が得られる。
の位相より進んでいるとき、Ｄ／Ａ変換回路１３
の出力電圧によつて電圧制御遅延回路１の遅延時
間を大きくせしめるように制御が行なわれてい
る。Ｂ点の位相がＡ点の位相より進んでいる間
は、単にＤ／Ａ変換回路１３から電圧制御遅延回
路１の遅延時間をより大きくする方向に制御電圧
を送出しておりり、これにより順次Ａ点とＢ点の
位相差は少なくなつてゆく。このようにして、位
相同期化制御が行なわれてゆき、位相比較器２へ
の２つの入力信号の位相が等しくなつたとき、
Ｄ／Ａ変換回路１３の出力電圧は一定値に落着く
ようにされる。これにより、電圧制御遅延回路１
においては、所要の遅延時間が得られる。
ここで、アツプ・ダウンコントロール回路１
１、アツプ・ダウンカウンタ１２、Ｄ／Ａ変換回
路１３からなる回路部分は、従来のフエーズ・ロ
ツク・ループ回路には見られない新規な構成を有
している。これは、制御電圧作成部をデイジタル
制御化することにより、高精度かつ安定化したも
のである。したがつて、従来例の構成よりも高精
度かつ安定な遅延時間調整を行なうことができ
る。
１、アツプ・ダウンカウンタ１２、Ｄ／Ａ変換回
路１３からなる回路部分は、従来のフエーズ・ロ
ツク・ループ回路には見られない新規な構成を有
している。これは、制御電圧作成部をデイジタル
制御化することにより、高精度かつ安定化したも
のである。したがつて、従来例の構成よりも高精
度かつ安定な遅延時間調整を行なうことができ
る。
以下に、第３図図示実施例において使用されて
いるフエーズ・ロツク・ループ回路の動作を別図
面により説明する。第４図は本発明の実施例のフ
エーズ・ロツク・ループ回路のブロツク図であ
り、図中、１００は位相比較器、１１０はアツ
プ・ダウンコントロール回路、１２０はアツプ・
ダウンカウンタ、１３０はＤ／Ａ変換回路、１４
０は電圧制御遅延回路（VCD）、f1は基準周波
数、f2は電圧制御遅延回路１４０の出力であるロ
ツク対象周波数、１５０は進み信号線、１６０は
遅れ信号線、１７０はクロツク信号線、１８０は
アツプ・ダウン指示信号線である。また、第５図
は、第４図図示のアツプ・ダウンコントロール回
路１１０の詳細図であり、図中、第４図と同一番
号のものは同一のもの、１９０はクロツク発生回
路、２００はインバータ、２１０と２２０はアン
ド回路、２３０はノア回路である。
いるフエーズ・ロツク・ループ回路の動作を別図
面により説明する。第４図は本発明の実施例のフ
エーズ・ロツク・ループ回路のブロツク図であ
り、図中、１００は位相比較器、１１０はアツ
プ・ダウンコントロール回路、１２０はアツプ・
ダウンカウンタ、１３０はＤ／Ａ変換回路、１４
０は電圧制御遅延回路（VCD）、f1は基準周波
数、f2は電圧制御遅延回路１４０の出力であるロ
ツク対象周波数、１５０は進み信号線、１６０は
遅れ信号線、１７０はクロツク信号線、１８０は
アツプ・ダウン指示信号線である。また、第５図
は、第４図図示のアツプ・ダウンコントロール回
路１１０の詳細図であり、図中、第４図と同一番
号のものは同一のもの、１９０はクロツク発生回
路、２００はインバータ、２１０と２２０はアン
ド回路、２３０はノア回路である。
以下に第４図の動作を説明する。位相比較器１
００は、従来例の回路と同一であり、基準周波数
f1とロツク対象周波数f2の位相比較を行なうもの
であり、両周波数f1とf2が等しいときには、該f1
とf2の位相差に相当したパルス幅の信号を出力す
るようにする。実施例においては、基準周波数の
f1の位相がロツク対象周波数f2より進んでいると
きは、進み信号線１５上にその位相差に相当した
パルス幅の進み信号を出力し、基準周波数f1の位
相がロツク対象周波数f2より遅れているときは、
遅れ信号線１６０上にその位相差に相当したパル
ス幅の遅れ信号を出力するようにしている。
００は、従来例の回路と同一であり、基準周波数
f1とロツク対象周波数f2の位相比較を行なうもの
であり、両周波数f1とf2が等しいときには、該f1
とf2の位相差に相当したパルス幅の信号を出力す
るようにする。実施例においては、基準周波数の
f1の位相がロツク対象周波数f2より進んでいると
きは、進み信号線１５上にその位相差に相当した
パルス幅の進み信号を出力し、基準周波数f1の位
相がロツク対象周波数f2より遅れているときは、
遅れ信号線１６０上にその位相差に相当したパル
ス幅の遅れ信号を出力するようにしている。
また、アツプ・ダウンコントローラ回路１１０
内のクロツク発生回路１９０は、例えば、周期が
数μsでデユーテイ50％のクロツクパルスを常時出
力している。そして、クロツク発生回路１９０か
ら出力されたクロツクはインバータ２００を通し
て、アツプ・ダウン指示信号線１８０へ送出さ
れ、アツプ・ダウンカウンタ１２０のアツプ・ダ
ウン指示端子へ入力される。実施例においては、
アツプ・ダウン指示信号線１８０上のレベルが低
（“０”）レベルのとき、アツプ・ダウンカウンタ
１２０へカウントアツプを指示し、アツプ・ダウ
ン指示信号線１８０上のレベルが高（“１”）レベ
ルのとき、アツプ・ダウンカウンタ１２０へカウ
ントダウンを指示するようにされている。
内のクロツク発生回路１９０は、例えば、周期が
数μsでデユーテイ50％のクロツクパルスを常時出
力している。そして、クロツク発生回路１９０か
ら出力されたクロツクはインバータ２００を通し
て、アツプ・ダウン指示信号線１８０へ送出さ
れ、アツプ・ダウンカウンタ１２０のアツプ・ダ
ウン指示端子へ入力される。実施例においては、
アツプ・ダウン指示信号線１８０上のレベルが低
（“０”）レベルのとき、アツプ・ダウンカウンタ
１２０へカウントアツプを指示し、アツプ・ダウ
ン指示信号線１８０上のレベルが高（“１”）レベ
ルのとき、アツプ・ダウンカウンタ１２０へカウ
ントダウンを指示するようにされている。
いま、基準周波数f1の位相がロツク対象周波数
f2より進んでおり、進み信号線１５０上に進み信
号が出力されているとすると、クロツク発生回路
１９０からの直接の出力クロツクのレベルが高レ
ベル状態で、レベル反転されたアツプ・ダウン指
示信号線１８０上でカウントアツプを指示してい
るとき、アンド回路２１０の出力を“１”状態と
しアツプ・ダウンカウンタ１２０へクロツクパル
ス（負極性）を送出する。これにより、アツプ・
ダウンカウンタ１２０は＋１歩進を行なう。した
がつて、アツプ・ダウンカウンタ１２０の出力を
受けるＤ／Ａ変換回路１３０の出力値は１ステツ
プ分増大し、電圧制御遅延回路１４０に対しより
大きな電圧値を与える。そのため、電圧制御遅延
回路１４０の遅延時間はより小さな値となりロツ
ク対象周波数f2の位相は所定量だけ進み以下、本
動作がくりかえされる。
f2より進んでおり、進み信号線１５０上に進み信
号が出力されているとすると、クロツク発生回路
１９０からの直接の出力クロツクのレベルが高レ
ベル状態で、レベル反転されたアツプ・ダウン指
示信号線１８０上でカウントアツプを指示してい
るとき、アンド回路２１０の出力を“１”状態と
しアツプ・ダウンカウンタ１２０へクロツクパル
ス（負極性）を送出する。これにより、アツプ・
ダウンカウンタ１２０は＋１歩進を行なう。した
がつて、アツプ・ダウンカウンタ１２０の出力を
受けるＤ／Ａ変換回路１３０の出力値は１ステツ
プ分増大し、電圧制御遅延回路１４０に対しより
大きな電圧値を与える。そのため、電圧制御遅延
回路１４０の遅延時間はより小さな値となりロツ
ク対象周波数f2の位相は所定量だけ進み以下、本
動作がくりかえされる。
次に、クロツク発生回路１９０からのクロツク
が反転し低レベルになつたとき、依然として、進
み信号線１５０上に進み信号が出力されている場
合には、アツプ・ダウンカウンタ１２０への歩進
クロツクは作成されず、アツプ・ダウンカウンタ
１２０の状態は変化しない。そして、次にクロツ
クが反転し、クロツク発生回路１９０からの直接
の出力のクロツクが高レベル状態となつたとき、
上記したように、アツプ・ダウンカウンタ１２０
は＋１歩進を行ない、これにもとづいてＤ／Ａ変
換回路１３の出力値はさらに１ステツプ分増大
し、電圧制御遅延回路１４０から出力されるロツ
ク対象周波数f2の位相はさらに所定量だけ進み、
以下本動作がくりかえされる。このように、順
次、ロツク対象周波数f2の位相は基準周波数f1の
位相に近付いてゆき両者の位相が合致したとき、
位相比較器１００からは遅れ信号も進み信号も出
力されなくなり安定状態となる。
が反転し低レベルになつたとき、依然として、進
み信号線１５０上に進み信号が出力されている場
合には、アツプ・ダウンカウンタ１２０への歩進
クロツクは作成されず、アツプ・ダウンカウンタ
１２０の状態は変化しない。そして、次にクロツ
クが反転し、クロツク発生回路１９０からの直接
の出力のクロツクが高レベル状態となつたとき、
上記したように、アツプ・ダウンカウンタ１２０
は＋１歩進を行ない、これにもとづいてＤ／Ａ変
換回路１３の出力値はさらに１ステツプ分増大
し、電圧制御遅延回路１４０から出力されるロツ
ク対象周波数f2の位相はさらに所定量だけ進み、
以下本動作がくりかえされる。このように、順
次、ロツク対象周波数f2の位相は基準周波数f1の
位相に近付いてゆき両者の位相が合致したとき、
位相比較器１００からは遅れ信号も進み信号も出
力されなくなり安定状態となる。
次に、基準周波数f1の位相がロツク対象周波数
f2より遅れており、遅れ信号線１６０上に遅れ信
号が出力てされているとすると、クロツク発生回
路１９０からの直接の出力クロツクのレベルが低
レベル状態で、レベル反転されたアツプ・ダウン
指示信号線１８０上へカウントダウンを指示して
いるとき、アンド回路２２０の出力を“１”状態
としアツプ・ダウンカウンタ１２０へクロツクパ
ルス（負極性）を送出する。これにより、アツ
プ・ダウンカウンタ１２０は−１歩進を行なう。
したがつて、アツプ・ダウンカウンタ１２０の出
力を受けるＤ／Ａ変換回路１３０の出力値は１ス
テツプ分減少し、電圧制御遅延回路１４０に対し
より小さな電圧値を与える。そのため電圧制御遅
延回路１４０の遅延時間はより大きな値となり、
ロツク対象周波数f2の位相は所定量だけ遅れ、以
下、本動作がくりかえされる。
f2より遅れており、遅れ信号線１６０上に遅れ信
号が出力てされているとすると、クロツク発生回
路１９０からの直接の出力クロツクのレベルが低
レベル状態で、レベル反転されたアツプ・ダウン
指示信号線１８０上へカウントダウンを指示して
いるとき、アンド回路２２０の出力を“１”状態
としアツプ・ダウンカウンタ１２０へクロツクパ
ルス（負極性）を送出する。これにより、アツ
プ・ダウンカウンタ１２０は−１歩進を行なう。
したがつて、アツプ・ダウンカウンタ１２０の出
力を受けるＤ／Ａ変換回路１３０の出力値は１ス
テツプ分減少し、電圧制御遅延回路１４０に対し
より小さな電圧値を与える。そのため電圧制御遅
延回路１４０の遅延時間はより大きな値となり、
ロツク対象周波数f2の位相は所定量だけ遅れ、以
下、本動作がくりかえされる。
次に、クロツク発生回路１９０からのクロツク
が反転し高レベルになつたとき、依然として遅れ
信号線１６０上に遅れ信号が出力されている場合
には、アツプ・ダウンカウンタ１２０への歩進ク
ロツクは作成されず、アツプ・ダウンカウンタ１
２０の状態は変化しない。そして、次にクロツク
が反転し、クロツク発生回路１９０からの直接の
出力のクロツクが低レベル状態となつたとき、上
記したようにアツプ・ダウンカウンタ１２０は−
１歩進を行ない、これにもとづいてＤ／Ａ変換回
路１３０の出力値はさらに１ステツプ分減少し、
電圧制御遅延回路１４０の遅延時間はより大きな
値となりロツク対象周波数f2の位相はさらに所定
量だけ遅れ、以下、本動作がくりかえされる。こ
のように、順次、ロツク対象周波数f2の位相は基
準周波数f1の位相に近付いてゆき、両者の位相が
合致したとき、位相比較器１００からは遅れ信号
も進み信号も出力されなくなり安定状態となる。
が反転し高レベルになつたとき、依然として遅れ
信号線１６０上に遅れ信号が出力されている場合
には、アツプ・ダウンカウンタ１２０への歩進ク
ロツクは作成されず、アツプ・ダウンカウンタ１
２０の状態は変化しない。そして、次にクロツク
が反転し、クロツク発生回路１９０からの直接の
出力のクロツクが低レベル状態となつたとき、上
記したようにアツプ・ダウンカウンタ１２０は−
１歩進を行ない、これにもとづいてＤ／Ａ変換回
路１３０の出力値はさらに１ステツプ分減少し、
電圧制御遅延回路１４０の遅延時間はより大きな
値となりロツク対象周波数f2の位相はさらに所定
量だけ遅れ、以下、本動作がくりかえされる。こ
のように、順次、ロツク対象周波数f2の位相は基
準周波数f1の位相に近付いてゆき、両者の位相が
合致したとき、位相比較器１００からは遅れ信号
も進み信号も出力されなくなり安定状態となる。
以上説明したように実施例によれば、アツプ・
ダウンカウンタとＤ／Ａ変換回路を使用し、位相
差に応じてアツプ・ダウンカウンタのカウント方
向を変更してゆき、Ｄ／Ａ変換回路により電圧制
御遅延回路を制御するようにしたので、調整精度
についてはＤ／Ａ変換回路のビツト数により決定
されことにより、高性能のフエーズ・ロツク・ル
ープ回路を使用することができ、高精度の調整を
行なうことできる。さらに、実施例において、ア
ツプ・ダウンカウンタ１２にロツク機能をもうけ
ることにより、周期的に調整動作を行なうように
することができ、また、いつたん調整後は位相比
較器２にアツプ・ダウンコントロール回路１１を
回路網から除去することができる。
ダウンカウンタとＤ／Ａ変換回路を使用し、位相
差に応じてアツプ・ダウンカウンタのカウント方
向を変更してゆき、Ｄ／Ａ変換回路により電圧制
御遅延回路を制御するようにしたので、調整精度
についてはＤ／Ａ変換回路のビツト数により決定
されことにより、高性能のフエーズ・ロツク・ル
ープ回路を使用することができ、高精度の調整を
行なうことできる。さらに、実施例において、ア
ツプ・ダウンカウンタ１２にロツク機能をもうけ
ることにより、周期的に調整動作を行なうように
することができ、また、いつたん調整後は位相比
較器２にアツプ・ダウンコントロール回路１１を
回路網から除去することができる。
以上説明したように、本発明によれば、電圧制
御遅延回路を遅延素子として使用し、該電圧制御
遅延回路をフエーズ・ロツク・ループ回路内に組
込むようにして、自動的に遅延時間を調整するよ
うにしたので、調整が容易でかつ精度の高いスキ
ユー調整を行なうことが可能となり、その効果は
極めて大である。
御遅延回路を遅延素子として使用し、該電圧制御
遅延回路をフエーズ・ロツク・ループ回路内に組
込むようにして、自動的に遅延時間を調整するよ
うにしたので、調整が容易でかつ精度の高いスキ
ユー調整を行なうことが可能となり、その効果は
極めて大である。
第１図と第２図は従来のスキユー調整回路、第
３図は本発明による実施例のスキユー調整回路の
ブロツク図、第４図の実施例の回路動作を説明す
るためのブロツク図、第５図はアツプ・ダウンコ
ントロール回路の詳細図である。図中、１は電圧
制御遅延回路、２は位相比較器、５は直流アン
プ、１３はＤ／Ａ変換回路である。
３図は本発明による実施例のスキユー調整回路の
ブロツク図、第４図の実施例の回路動作を説明す
るためのブロツク図、第５図はアツプ・ダウンコ
ントロール回路の詳細図である。図中、１は電圧
制御遅延回路、２は位相比較器、５は直流アン
プ、１３はＤ／Ａ変換回路である。
Claims (1)
- １ 論理回路網内におけるスキユー調整を行うべ
き第１の地点と第２の地点のうち信号遅延を要す
る側の地点の前段側に電圧制御遅延回路をもうけ
るとともに、上記第１および第２の地点の信号を
それぞれ最短もしくは等長の線路で入力する位相
比較器と、該位相比較器の出力によりカウント方
向が制御されるアツプ・ダウンカウンタと、該ア
ツプ・ダウンカウンタの出力をアナログ信号に変
換し、該電圧制御遅延回路の遅延制御信号として
与えるＤ／Ａ変換回路により構成され、上記位相
比較器の入力される信号の位相を一致させるよう
に該アツプ・ダウンカウンタのカウント方向を制
御することにより、上記電圧制御遅延回路におい
て所望のスキユー調整用遅延時間を得ることを特
徴とするスキユー調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060311A JPS57174927A (en) | 1981-04-21 | 1981-04-21 | Skew adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060311A JPS57174927A (en) | 1981-04-21 | 1981-04-21 | Skew adjusting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174927A JPS57174927A (en) | 1982-10-27 |
| JPH0318373B2 true JPH0318373B2 (ja) | 1991-03-12 |
Family
ID=13138489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060311A Granted JPS57174927A (en) | 1981-04-21 | 1981-04-21 | Skew adjusting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174927A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872305B2 (en) | 2000-10-09 | 2005-03-29 | U.S. Filter Wastewater Group, Inc. | Membrane filtration system |
| US6955762B2 (en) | 2001-11-16 | 2005-10-18 | U. S. Filter Wastewater Group, Inc. | Method of cleaning membranes |
| US6974554B2 (en) | 2001-04-04 | 2005-12-13 | U.S. Filter Wastewater Group, Inc. | Potting method |
| US7018533B2 (en) | 2001-09-18 | 2006-03-28 | U.S. Filter Wastewater Group, Inc. | High solids module |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230711A (ja) * | 1984-04-28 | 1985-11-16 | Hioki Denki Kk | 位相回転補正回路 |
| JPS6181026A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | テスト信号発生システム |
| JPH021620A (ja) * | 1987-11-30 | 1990-01-05 | Toshiba Corp | 電圧制御発振回路 |
| JP2531742B2 (ja) * | 1988-05-17 | 1996-09-04 | 株式会社東芝 | 電圧制御発振回路 |
| US4958120A (en) * | 1988-12-27 | 1990-09-18 | Texas Instruments Incorporated | Dual feedback tuning method and apparatus |
| JPH03120130U (ja) * | 1990-03-20 | 1991-12-10 | ||
| JP2008078995A (ja) * | 2006-09-21 | 2008-04-03 | Nec Electronics Corp | 移相回路 |
| JP5208211B2 (ja) * | 2008-07-09 | 2013-06-12 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537031A (en) * | 1978-09-07 | 1980-03-14 | Trio Kenwood Corp | Phase synchronizing circuit |
-
1981
- 1981-04-21 JP JP56060311A patent/JPS57174927A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872305B2 (en) | 2000-10-09 | 2005-03-29 | U.S. Filter Wastewater Group, Inc. | Membrane filtration system |
| US6974554B2 (en) | 2001-04-04 | 2005-12-13 | U.S. Filter Wastewater Group, Inc. | Potting method |
| US7018533B2 (en) | 2001-09-18 | 2006-03-28 | U.S. Filter Wastewater Group, Inc. | High solids module |
| US6955762B2 (en) | 2001-11-16 | 2005-10-18 | U. S. Filter Wastewater Group, Inc. | Method of cleaning membranes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174927A (en) | 1982-10-27 |
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