JPH0142164Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案はアクチユエータの制御装置に関する
ものである。

従来、モーターによりアクチユエータを駆動す
る駆動装置では、通常モーターにロータリーエン
コーダを設けて、これから発生されるパルス信号
によつてフイードバツク制御を行う方法が採用さ
れている。

そして、上記フイードバツク制御はソフトウエ
アによる方法とハードウエアによる方法とがある
が、ソフトウエアによる方法の場合にはプログラ
ムを変更するのみで所望する制御が行なえる点で
有利ではあるものの、演算に時間を用することか
らアクチユエータを所定位置へ移動させてからの
定位置保持の制御において精度が悪くなるという
問題があつた。叉、ハードウエアで制御する場合
には制御時間が非常に短いのでとくに、定位置保
持の制御において精度を高められる点で有利では
あるものの、アクチユエータの利動量を変更した
りする場合にはいちいち論理回路を組みなおさな
ければならないという問題があつた。

そこで本考案では、アクチユエーターの移動制
御に際してはソフトウエアによる柔軟な制御を行
うことができ、かつアクチユエータの定位置保持
の制御に際してはハードウエアによる精度の高い
制御を行うことができるアクチユエータの制御装
置の提供を目的とするものである。

以下、本考案の一実施例を図面により詳細に説
明する。

図面は本実施例の全体の構成を示す回路図で、
これは図示しないモーターの回転量を読み取るサ
ンプリング回路１と、CPU４からの制御信号を
デジタルからアナログに変換するＤ−Ａ変換回路
２と、図示しないアクチユエータをソフトウエア
の介入なしに定位置に保持する位置保持回路３
と、これら各回路を制御するCPU４を主体とし
て構成されている。

そこで、まずサンプリング回路１について説明
を進めると、端子Ａには図示しないモータに設け
られたロータリーエンコーダからの正回転方向の
パルスが入力され、端子Ｂにはロータリーエンコ
ーダからの逆回転方向のパルスが入力され、端子
Ｃには原点信号が入力されている。この３つの端
子Ａ，Ｂ，Ｃに入力された信号はフオトカプラか
らなるアイソレーシヨン回路５を介して方向弁別
回路６へ入力されている。方向弁別回路６は正回
転方向のパルスと逆回転方向のパルスの判別を行
なつて、これらを個別にシフトレジスタ７へ入力
している。なお、原点信号はＩ／Ｏポート８へ入
力されている。

シフトレジスタ７は５個４ビツトBCDN／Ｄ
カウンタから構成されており、この５個のカウン
タのうちのカウンタ７ａの並列出力端子Qoは
Ｉ／Ｏポート８の３組の８ビツト入力ポートPA，
PB，PCのうちの入力ポートPAの下位４ビツト
に接続され、カウンタ７ｂ，７ｃの並列出力端子
Ｑ１，Ｑ２は入力ポートPBの上位と下位の４ビ
ツトにそれぞれ接続され、カウンタ７ｄ，７ｅの
並列出力端子Ｑ３，Ｑ４は入力ポートPCの上位
と下位の４ビツトにそれぞれ接続されている。な
お、入力ポートPAの上位の４ビツトには方向弁
別回路６からの原点信号が入力されている。

次にＤ−Ａ変換回路２について説明すると、
Ｉ／Ｏポート９の入力ポートは前記CPU４のバ
スラインと接続されており、かつこれの３組の８
ビツトの出力端子PA，PB，PCのうちの出力端
子PAの８ビツトと出力端子PBの上位４ビツトは
12ビツトのＤ−Ａコンバータ１０の入力側に接続
されている。また、出力端子PCのビツトＯは前
記シフトレジスタ７を構成している５個のカウン
タ７ａ，７ｂ，７ｃ，７ｄ，７ｅのクリア端子に
それぞれ接続され、出力端子PCのビツト１はア
ナログスイツチ１１のコントロール端子Ｃに接続
され、出力端子PCのビツト２はシフトレジスタ
１２を構成している２個のカウンタ１２ａ，１２
ｂのクリア端子にそれぞれ接続されている。

Ｄ−Ａコンバータ１０の出力端子はオペアンプ
OP１の反転側と非反転側の入力端子に接続され、
同オペアンプOP１の出力端子はオペアンプOP２
の一方の入力端子に接続されている。そして、オ
ペアンプOP２の出力端子は出力端子Ｄを介して
図示しないアクチユエータ駆動用のモータと接続
されている。

引き続いて位置保持回路３について説明する
と、カウンタ回路の一例として示すシフトレジス
タ１２は２個の４ビツトBCDN／Ｄカウンタ１
２ａ，１２ｂより構成されている。そして、シフ
トレジスタ１２の入力側には前記方向弁別回路６
からの図示しないモータの正回転及び逆回転に関
するパルス信号が入力され、同シフトレジスタ１
２のカウンタ１２ａの並列出力端子の４ビツトと
カウンタ１２ｂの並列出力端子の３ビツトはＤ−
Ａコンバータ１３の入力側に接続されている。そ
してさらに、カウンタ１２ｂの桁上げ端子はフリ
ツプフロツプ１４の入力側に接続されている。

Ｄ−Ａコンバータ１３のリセツト端子には前記
フリツプフロツプ１４の出力側が接続されてお
り、かつ同Ｄ−Ａコンバータ１３の出力側はオペ
アンプOP３の反転側と非反転側の入力端子にそ
れぞれ接続されている。

オペアンプOP３の出力側はアナログスイツチ
１１の入力側に接続され、同アナログスイツチの
出力側は減算回路の一例として示すオペアンプ
OP２の一方の入力側に接続されている。

なお、CPU４にはROM，RAMからなるメモ
リやインターフエースを介して他の入出力機器が
接続されているが、図では説明簡単化のために省
略してある。

以上のような構成において、図示しないアクチ
ユエータを速度FFFFで距離nnn，nn移動させか
つその移動終了位置で位置保持しておきたい場
合、まず、CPU４に接続された図示しないRAM
に予めそのようなプログラムを組み込んでおき、
それを実行させる。するとCPU４は速度Ｏから
速度FFFFまでの加速、速度FFFFになつてから
の同速度FFFFの維持及び同速度FFFFから速度
Ｏまでの減速を定めるスピード曲線を演算し、こ
れに基づいてＩ／Ｏポート９を介してＤ−Ａコン
バータ１０へ制御信号を出力する。このため、Ｄ
−Ａコンバータ１０は前記制御信号をデジタルか
らアナログに変換してオペアンプOP１，OP２を
介して図示しないアクチユエータ駆動用のモータ
へ出力してこれを駆動する。

一方、この制御が行なわれている際、前記モー
タに設けられたロータリエンコーダからは所定角
度回転する毎にアイソレーシヨン回路５及び方向
弁別回路６を介してシフトレジスタ７へパルス信
号が送出されてカウントされている。これはフイ
ードバツク制御用の信号となるもので、このシフ
トレジスタ７にカウントされた値はアクチユエー
タの現在位置を示すものとなる。このため、
CPU４はこのシフトレジスタ７にカウントされ
た値をＩ／Ｏポート８を介して周期的にサンプリ
ングすることにより、アクチユエータが距離
nnn，nnだけ移動したかどうかを判断する。ただ
しこの制御の際、アナログスイツチ１１はオフに
されているのでモータの制御はＤ−Ａコンバータ
１０のみによつてなされている。

次に、図示しないアクチユエータが距離nnn，
nnだけ移動するとCPU４はこれをシフトレジス
タ７のカウント値により判断してCPU４による
制御をオフにして位置保持回路３による位置保持
制御に切替える。これは具体的にはＤ−Ａコンバ
ータ１０への制御信号をゼロにしかつアナログス
イツチ１１をオンにしかつシフトレジスタ１２を
クリアすることにより実現される。

これについて詳述すると、アクチユエータの移
動完了時にシフトレジスタ１２をクリアすると、
同シフトレジスタ１２のカウント値はゼロになる
のでアクチユエータがこの移動終了点よりドリフ
トしなければシフトレジスタ１２の出力値はゼロ
のままでありモータに対する制御は何ら行なわれ
ない。

次に、例えばアクチユエータがプラス方向へド
リフトしてシフトレジスタ１２のカウント値が１
になつたとすると、（シフトレジスタ１２は方向
弁別回路６と接続されているので、アクチユエー
タがドリフトすればそのドリフト量はロータリー
エンコーダによりパルス数に変換されてアイソレ
ーシヨン回路５及び方向弁別回路６を介してシフ
トレジスタ１２へ入力されてカウントされる）Ｄ
−Ａコンバータ１３からはこのパルス１個分に相
当する電圧△ｖボルトがオペアンプOP３とアナ
ログスイツチ１１を介してオペアンプOP２へ入
力される。

一方、オペアンプOP２は減算回路として構成
されておりかつこれの入力側には前記Ｄ−Ａコン
バータ１０よりゼロボルトの基準電圧が入力され
ているので、これの出力電圧はゼロボルトと前記
Ｄ−Ａコンバータ１３から△ｖボルトとを減算し
た−△ｖボルトになる。そして、この−△ｖボル
トの電圧に端子Ｄより図示しないモータに印加さ
れて前記ドリフトとは逆方向へモータを回転す
る。従つてアクチユエータは原位置の方向へパル
ス１個分に相当する分だけ移動されてドリフトは
補正される。つまりシフトレジスタのカウント値
はゼロになりＤ−Ａコンバータ１３からの出力電
圧はゼロボルトとなる。

また、前述とは逆方向にアクチユエータがドリ
フトした場合には前述と同様の過程によつて端子
Ｄより＋△ｖボルトの電圧が出力されてドリフト
は補正される。

ただし、上記した定位置保持のための制御はア
ナログスイツチ１１がオンされているときになさ
れるもので、プログラムにより次の位置への移動
指令が出たときにはアナログスイツチ１１はオフ
とされ前述したCPU４による制御とその後の定
位置保持の制御がくり返される。

なお、アクチユエータの定位置保持の制御は位
置保持回路３を用いずに、アナログスイツチ１１
をオフにした状態でＤ−Ａコンバータ１０によつ
て行なうこともできる。この場合には割り込み若
しくはポーリング方式で数msに１回シフトレジ
スタ７のカウンタ値をCPU４によつて読みとり、
ドリフトした分のパルス数に相当する補正パルス
をＤ−Ａコンバータ１０へ出力するようにすれば
よい。なお、本実施例では上記CPU４による位
置保持制御のためのプログラムは図示しない
ROM内に設定されており、例えば定位置保持回
路３に不具合が生じたときにはこの制御に切替え
て使用できるよう構成されている。

即ち本考案は、アクチユエータを駆動するため
の、ロータリーエンコーダを有するモーターと、
前記ロータリーエンコーダからのパルスを周期的
に計数してCPUへ送出するためのサンプリング
回路と、前記CPUからの制御信号をデジタルか
らアナログに変換して前記モーターへ供給するＤ
−Ａ変換回路とを有するアクチユエータの制御装
置において、前記ロータリーエンコーダーからの
パルスを計数するためのカウンタ回路と、このカ
ウンタ回路の出力値をデジタルからアナログに変
換するＤ−Ａコンバータと、基準電圧と前記Ｄ−
Ａコンバーターの出力側と前記減算回路との間に
介装されかつ前記CPUによつてオン、オフが制
御されるアナログスイツチとから構成される位置
保持回路を設けたことによつてアクチユエータの
移動制御に際してはソフトウエアによる柔軟な制
御を行うことができ、かつ、アクチユエータの定
位置保持の制御に際してはハードウエアによる精
度の高い制御を行うことができるというアクチユ
エータの制御装置としてはきわめて好ましい特徴
を有する。

【図面の簡単な説明】

図面は本考案の一実施例を示す回路図である。 １……サンプリング回路、２……Ｄ−Ａ変換回
路、３……位置保持回路、４……CPU、１１…
…アナログスイツチ、１２……シフトレジスタ
（カウント回路）、１３……Ｄ−Ａコンバータ、
OP２……オペアンプ（減算回路）。

Claims (1)

【実用新案登録請求の範囲】
1. アクチユエータを駆動するための、ロータリー
   エンコーダを有するモーターと、前記ロータリー
   エンコーダからのパルスを周期的に計数して
   CPUへ送出するためのサンプリング回路と、前
   記CPUからの制御信号をデジタルからアナログ
   に変換して前記モーターへ供給するＤ−Ａ変換回
   路とを有するアクチユエータの制御装置であつ
   て、前記ロータリーエンコーダーからのパルスを
   計数するためのカウンタ回路と、このカウンタ回
   路の出力値をデジタルからアナログに変換するＤ
   −Ａコンバータと、基準電圧と前記Ｄ−Ａコンバ
   ータからの出力値との減算を行う減算回路と、前
   記Ｄ−Ａコンバーターの出力側と前記減算回路と
   の間に介装されかつ前記CPUによつてオン、オ
   フが制御されるアナログスイツチとから構成され
   る位置保持回路を有することを特徴とするアクチ
   ユエータの制御装置。