JPH0143464B2 - - Google Patents

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JPH0143464B2
JPH0143464B2 JP18944281A JP18944281A JPH0143464B2 JP H0143464 B2 JPH0143464 B2 JP H0143464B2 JP 18944281 A JP18944281 A JP 18944281A JP 18944281 A JP18944281 A JP 18944281A JP H0143464 B2 JPH0143464 B2 JP H0143464B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は電位の異なる２つの電源でそれぞれ駆
動される回路を有する半導体装置のの両回路間の
接続に関する。
本発明は、より詳しくは、２つの電源を有する
相補型MIS回路、特にCMISのEPROMの回路の
改良に関する。
(2) 技術の背景 CMISのEPROMは、低消費電力化のために周
辺回路、例えばアドレスバツフア、デコーダ及び
出力バツフア等をCMIS回路で構成している。
EPROMのメモルセルは、フローテイングゲート
中に電荷を注入することで書込みが行なわれる。
通常の回路や読出し時においては、5V程度の通
常電源で動作するが、メモリセルに情報に書込む
ためには通常電源VCCより高い20V程度の電圧
（書込み用の電源VPP）を必要とする。すなわち
２つの電源により駆動している。
２つの電源を使用しない方式として、同一の電
源端子に読出時と書込時とで異なる電圧を印加す
る方式がある。この方式では書込時に全回路に高
電圧が印加されてしまうため、回路の信頼性に影
響を与え、また高耐圧素子を全回路に使う必要が
あり集積度、特性面でも好ましくない。
従つて書込み用の高圧電源VPPが必要な最小限
の回路部分のみ電源VPPで駆動せしめ、他の部分
は通常電源VCCにより駆動せしめるようにした方
式の方が望ましい。
ところがCMIS回路において通常電源VCCが印
加される回路部と高圧電源VPPが印加される回路
部とを混在させると種々の問題が生じ、両者と分
離する必要性が出てくる。
(3) 従来技術と問題点 第１図は一般的なEPROMの全体を示すブロツ
ク図である。１はメモリセルアレイで、メモリセ
ルMCを複数マトリクス配置している。各メモリ
セルはフローテイングゲートを有し、ビツト線Ｂ
とワード線Ｗに接続される。２は外部より与えら
れる制御信号OE，CE等より種々の制御信号CS
を内部に与える制御信号発生部である。３はロ
ウ・アドレス・バツフア、４はロウデコーダ、５
はコラム・アドレス・バツフア、６はコラム・デ
コーダ、７はコラムゲート、８は出力バツフア及
びデータ入力バツフア、そして９は入出力端子で
ある。
出力バツフアは、メモリセルMCの蓄積情報を
ビツト線Ｂを介して検出し、出力OUTを入出力
端子９に出力するセンス回路よりなり、データ入
力バツフアは、入出力端子からのデータDATA
を低圧から高圧にレベルシフトしてゲートからビ
ツト線に印加するレベルシフト回路とからなる。
ここでは低圧回路と高圧回路が結合している例
として上記レベルシフト回路で説明する。
第２図は従来NMOSで使用されているレベル
シフト回路で、トランジスタQ1，Q2，Q3，Q4の
回路が通常電源VCCで駆動する低圧回路で、トラ
ンジスタQ5，Q6，Q7の回路が書込み用の高圧電
源VPPで駆動する高圧回路である。DINは例えば
TTLレベルのデータ信号で、DINがＬレベルの時
Q7がオンし、DOUTにVPPの高電圧（20V程度）の
信号を出力する。
第２図のレベルシフト回路をCMIS回路で構成
する場合、単純に第３図の如く、第２図のデプレ
ツシヨン型トランジスタQ1，Q3，Q5をＰチヤネ
ルMOSトランジスタQ11，Q13，Q15に、エンハン
スメント型トランジスタQ2，Q4，Q6，Q7をＮチ
ヤネルMOSトランジスタQ12，Q14，Q16，Q17に
それぞれ置換えただけでは不十分である。
なぜならDINがＨレベルでノードがＨレベル
（VCCレベル）の時、ＰチヤネルトランジスタQ15
のゲートがVCCレベルで、ソースがVPPレベルで
あるため、Q15が完全にカツトオフせず、VPP―
Q15―Q16―GNDの径路で電流が流れてしまい、
CMIS回路の特徴である低電力が実現されない。
従つてCMISによるレベルシフト回路として
は、第４図の回路が使われている。すなわちノー
ドにゲートが接続されたＰチヤネルトランジス
タQ18とノードととの間にゲートがVCCに接
続されたＮチヤネルトランジスタQ19とが追加さ
れている。動作は次のとうりである。
DINがＨレベルのとき、ノードはＬレベル、
ノードはＨレベル、同時にノードもＨレベル
（VCCレベル）になる。するとトランジスタQ16が
オンし、ノードのレベルが下がり、トランジス
タQ18を導通するため、ノードの電位はVCCレ
ベルからVPPレベル方向に上昇する。従つてトラ
ンジスタQ15は完全にカツトオフし上記定常電流
は流れなくなる。
トランジスタQ19はノードの高電圧VPPレベ
ルが前段に加わらないようにすると共に、ノード
が上昇するとカツトオフして、Q19を通る電流
経路を遮断するためのものである。
この第４図のレベルシフト回路は、２つの電源
端子に正規の電圧が印加され、VPPがVCCより高
電圧である場合は、上記の如く安定して動作す
る。しかしながらVPPがVCCより低電圧であると
次の問題を生じる。
第５図は第４図のＸの部分の回路を半導体基板
表面に形成したときの断面図である。１はＰ型半
導体基板、２はＮ型のウエル領域である。各ノー
ド，，，は第４図のそれと同じである。
基板１はGNDレベルに、各ウエル領域はVCC，
VPPが印加されている。
今、電源VCCのみ投入され、電源VPPが未だ投
入されずGNDレベルにある場合を仮定する。前
述の如くDINがＨレベルでノードがＬレベル
（0V）であると、トランジスタQ18がオンし、VCC
―Q13―ノード―Q19の経路が導通し、ノード
は上昇する。一方VPPはGNDレベルであるため
ウエル領域２の電位をGNDレベルである。その
結果PN接合Ｊは順方向バイアスされ、図中Ioの
如き不所望の電流が流れてしまう。その結果、
EPROMを使用するシステム側の電源VPPの端子
に電源Ioが流れ込み、システム側で不要なリセツ
トをかけてしまう恐れがある。従つて第４図、第
５図の如きCMIS回路においては、VCCの投入を
VPPより先にしてはならないという電源投入順序
の制約が生じてしまう。このような制御は
EPROMの使用に際し望ましくない。
第５図ではＰ型基板にCMIS回路を構成した場
合についての問題点を指摘したがＮ型基板の場合
も同様の問題点がある。すなわち第６図の断面図
に示すように、Ｎ型基板１′内にトランジスタ
Q20、Ｐ型ウエル領域２′内にトランジスタQ21が
形成され、Q20のソースに配線３を介してVCCが
印加されている場合である。基板にはVPPが印加
されている。今、電源VCCが先に投入されVPPが
未だ投入されずGNDレベルにあると、接合J′が
順方向バイアスされ、電流I′がVPP側に流れ込ん
でしまう。
従つてこの場合も上記と同様VCCをVPPよりも
先に投入してはならないという制約が生じる。
(4) 本発明の目的 本発明の目的は、２つの異なる電源で駆動され
る２つの回路を有する半導体装置において、２つ
の電源の投入順序の制約をなくした装置の提供に
ある。
本発明の目的は、２つの異なる電源で駆動され
る２つのCMIS回路を有する半導体装置において
２つの電源の投入順序の制約をなくした装置の提
供にある。
(5) 発明の構成 本発明は、第１の電源で駆動される第１の回路
と、 該第１の電源より高電位の第２の電源で駆動さ
れる第２の回路を有し、該第２の回路が該第２の
電源に接続された不純物領域と該不純物領域内に
設けられたソースまたはドレイン領域とを有して
なる半導体装置において、 略第１の電源の電位の信号を出力する第１の回
路の出力端と、該ソースまたはドレイン領域に接
続された第２の回路の入力端とをゲートが該第２
の電源に接続されたトランジスタで接続してなる
ことを特徴とする。
さらに本発明は、第１の電源で駆動される第１
の相補型MIS回路を有し、該第１の相補型MIS回
路が該第１の電源に接続された第１のウエル領域
と該第１のウエル領域内に設けられたソースまた
はドレイン領域とを有し、 該第１の電源より高電位の第２の電源で駆動さ
れる第２の相補型MIS回路を有し、該第２の相補
型MIS回路が該第２の電源に接続された第２のウ
エル領域と該第２のウエル領域内に設けられたソ
ースまたはドレイン領域とを有してなる半導体装
置において、 該ソースまたはドレイン領域に接続された該第
１の相補型MIS回路の出力端と、該ソースまたは
ドレイン領域に接続された該第２の相補型MIS回
路の入力端とを、ゲートが該第１の電源に接続さ
れた第１のトランジスタとゲートが該第２の電源
に接続された第２のトランジスタとの直列接続体
で接続されてなることを特徴とする。
(6) 発明の実施例 第７図は本発明の実施例の概略図である。
Ｃ１は第１の電源である通常電源VCCで駆動さ
れる第１の回路で、Ｃ２は第２の電源である書込
み用電源VPPで駆動される第２の回路で、両回路
間はゲートが第２の電源VPPに接続されたトラン
ジスタQ21で接続されている。
第７図は第６図に対応する実施例で、第１の回
路Ｃ１は配線３よりなりその出力端４には電源
VCCの電位が出力される。第２の回路Ｃ２はトラ
ンジスタQ20を有し、VPPに接続されたＮ型不純
物領域１′内にソースまたはドレイン領域６が設
けられ、入力端５が接続されている。詳しい動作
については後述する。
第８図は本発明の実施例の概略図である。第１
のCMIS回路Ｃ１の出力端４と第２のCMIS回回
Ｃ２の入力端５との間は、ゲートが電源VCCに接
続された第１のトランジスタQ19とゲートが電源
VPPに接続された第２のトランジスタQ21との直
列接続体により接続されている。
第８図は第４，５図に対応する実施例で、第１
のCMIS回路は第４図のトランジスタQ13を有し、
第２のCMIS回路は同トランジスタQ18を有する。
第１、第２のCMIS回路はそれぞれVCCに接続さ
れた第１のウエル領域W1及びVPPに接続された第
２のウエル領域W2を有し、７，６はその中に設
けられたソースまたはドレイン領域を示す。詳し
い動作は後述する。
第９，１０図は上記第８図に対応する具体的な
実施例を示す回路図及び断面図である。
本実施例ではトランジスタQ11，Q12，Q13，
Q14を有する第１のCMIS回路とトランジスタ
Q15，Q16，Q17，Q18を有する第２のCMIS回路間
にＮチヤネルのエンハンスメントトランジスタ
Q19，Q21を設けている。このような構造にする
ことにより電源の投入に際し、VCCとVPPより先
に投入しても前述した如き従来の問題は生じない
ため、電源投入順序の制約をとり除くことができ
る。
今電源VCCに5Vが投入され、電源VPPは未だ投
入されずGNDレベルであると前述の如くノード
がＨレベル（VCCレベル）に上昇しても、トラ
ンジスタQ21のゲートはGNDレベルであるためカ
ツトオフし、ノードの電位は上昇しない。さら
にVPPが投入されてもVPPの電位がVCCの電位より
未だ低い場合は、ノードの電位はVPPの電位よ
りトランジスタQ21の閾値電圧Vth低いレベルま
でしか上昇しない。従つてPN接合Ｊは順バイア
スされることなく、従来の如き電源投入順序は全
く制約がない。
第１１図は第７図に対応する具体的実施例の断
面図である。本実施例では配線３よりなる第１の
回路の出力端４とトランジスタQ21よりなる第２
の回路の入力端５の間にゲートが電源VPPに接続
されたＮチヤネルエンハンスメントトランジスタ
Q21を設けている。このような構造にすることに
より電源投入順序は自由になる。
今、電源VCCがVPPより先に投入され、あるい
は電源VCCの電位がVPPの電位より高い場合は、
入力端５の電位はVPPの電位よりQ21の閾値電圧
Vth分低い電位になり、PN接合J′が順バイアス
されることはない。従つてVCCをVPPより先に投
入しても前述した問題は生じない。
(7) 発明の効果 以上説明したように本発明によれば、２つの電
源VCC，VPPの投入順序に関する制約がなくなり、
使用時に余分の注意をはらう必要がない。
【図面の簡単な説明】
第１図は従来の一般的なEPROMの全体を示す
ブロツク図、第２，３，４図は従来例の回路図、
第５，６図は従来例の断面図、第７，８図は本発
明の概念を示す図、第９，１０図は本発明の一実
施例の回路図、断面図、第１１図は本発明の実施
例を示す断面図である。 図中、Ｃ１は第１の回路及び第１のCMIS回
路、Ｃ２は第２の回路及び第２のCMIS回路、
VCCは第１の電源、VPPは第２の電源、１′は不純
物領域、６，７はソースまたはドレイン領域、Ｗ
１，Ｗ２は第１、第２のウエル領域、４は出力
端、５は入力端、Q19は第１のトランジスタ、
Q20は第２のトランジスタである。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の電源で駆動される第１の回路と、該第
    １の電源より高電位の第２の電源で駆動される第
    ２の回路を有し、該第２の回路が該第２の電源に
    接続された不純物領域と該不純物領域内に設けら
    れたソースまたはドレイン領域とを有してなる半
    導体装置において、 略第１の電源の電位の信号を出力する第１の回
    路の出力端と、該ソースまたはドレイン領域に接
    続された第２の回路の入力端とをゲートが該第２
    の電源に接続されたトランジスタで接続してなる
    ことを特徴とする半導体装置。 ２ 第１の電源で駆動される第１の相補型MIS回
    路を有し、該第１の相補型MIS回路が該第１の電
    源に接続された第１のウエル領域と該第１のウエ
    ル領域内に設けられたソースまたはドレイン領域
    とを有し、 該第１の電源より高電位の第２の電源で駆動さ
    れる第２の相補型MIS回路を有し、該第２の相補
    型MIS回路が該第２の電源に接続された第２のウ
    エル領域と該第２のウエル領域内に設けられたソ
    ースまたはドレイン領域とを有してなる半導体装
    置において、 該ソースまたはドレイン領域に接続された該第
    １の相補型MIS回路の出力端と、該ソースまたは
    ドレイン領域に接続された該第２の相補型MIS回
    路の入力端とを、ゲートが該第１の電源に接続さ
    れた第１のトランジスタとゲートが該第２の電源
    に接続された第２のトランジスタとの直列接続体
    で接続されてなることを特徴とする半導体装置。
JP56189442A 1981-11-26 1981-11-26 半導体装置 Granted JPS5891680A (ja)

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US06/444,482 US4506164A (en) 1981-11-26 1982-11-24 CMIS Level shift circuit
DE8282306286T DE3275334D1 (en) 1981-11-26 1982-11-25 Cmis semiconductor device with two power supplies
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