JPH0680803B2 - Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 - Google Patents
Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法Info
- Publication number
- JPH0680803B2 JPH0680803B2 JP58130209A JP13020983A JPH0680803B2 JP H0680803 B2 JPH0680803 B2 JP H0680803B2 JP 58130209 A JP58130209 A JP 58130209A JP 13020983 A JP13020983 A JP 13020983A JP H0680803 B2 JPH0680803 B2 JP H0680803B2
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- Japan
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- gate
- memory cell
- floating
- word line
- insulating film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体記憶装置に係り、特に、電流センス方
式のMOSダイナミックRAMセルの製造方法に関する。
式のMOSダイナミックRAMセルの製造方法に関する。
今後、ダイナミックメモリは、ますますその集積度を上
げていくことが予想されるが、従来の1Tr.1 Capacitor
方式では、リーク電流の制限から、セルキャパシタ面積
を減少させることが困難であり、メモリセル内部で電流
増幅作用のあるセル方式が高集積化の可能性を持つと期
待されている。この方式の一例が、K.Terada,etal“ANe
w VLSI Memory Cell Using Capacitance Coupling",IED
M.1982.であり、このメモリセル構造の断面図を第１
図、等価回路を第２図に示す。
げていくことが予想されるが、従来の1Tr.1 Capacitor
方式では、リーク電流の制限から、セルキャパシタ面積
を減少させることが困難であり、メモリセル内部で電流
増幅作用のあるセル方式が高集積化の可能性を持つと期
待されている。この方式の一例が、K.Terada,etal“ANe
w VLSI Memory Cell Using Capacitance Coupling",IED
M.1982.であり、このメモリセル構造の断面図を第１
図、等価回路を第２図に示す。
構造は、Ｐ型基板にスイッチングトランジスタのゲート
（８）下にゲート共通のCMOS構造7-2-3-6を作り、p+層
（６）をフローティングゲートとしこのフローティング
ゲート下にジャンクション（Junction）FET（1-4-6）を
形成するものである。（第１図）原理は書き込み動作に
おいて、ワード線（８）を負電圧にし、Q1のPMOSFETをO
Nにして、p+layer（６）を基板電位の0Vにする。“0",
“1"を書き込むのは、ビット線電位により決る。p+laye
rとビット線n+とのキャパシタンスCNW（第２図24）に貯
えられるチャージ量をビット線により変化させ、ビット
線が0Vの時に“0"が、ビット線が正電圧の時“1"がp+la
yer（６）に書き込まれる。書き込み動作後、ワード線
電圧を0Vにもどし、p+層を電気的にフローティングにす
る。“1"を書き込んだセルのビット線を正電圧から、0V
にするとp+層の電位がビット線とのキャパシタンスCNW
（24により、負電位となり、junction FETがcut offす
る。この時、ゲート（８）とp+層（６）との間のカップ
リングキャパシタンスCG（23）が小さければ小さいほ
ど、p+層の電圧がさがり、junction FETのcut offは完
全となるが、ゲートとp+層間の容量はp+層形成時のイオ
ン注入の横方向拡がり、および注入不純物の電気的活性
化のための熱アニールによる熱拡散等により、どうして
もゲート下にp+層が入り込み、CGが大きなってしまう。
この場合には“1"を書き込んだセルのビット線を正電圧
から0Vにしても、p+層電圧が十分に下らず、junctionFE
Tが十分にcut offせず、Ｖ＋（７）の電圧がBit線に伝
わり、十分に“1"を読み出すことができない。この点
が、従来技術におけるCapacitance Coupling型セルの問
題点であった。
（８）下にゲート共通のCMOS構造7-2-3-6を作り、p+層
（６）をフローティングゲートとしこのフローティング
ゲート下にジャンクション（Junction）FET（1-4-6）を
形成するものである。（第１図）原理は書き込み動作に
おいて、ワード線（８）を負電圧にし、Q1のPMOSFETをO
Nにして、p+layer（６）を基板電位の0Vにする。“0",
“1"を書き込むのは、ビット線電位により決る。p+laye
rとビット線n+とのキャパシタンスCNW（第２図24）に貯
えられるチャージ量をビット線により変化させ、ビット
線が0Vの時に“0"が、ビット線が正電圧の時“1"がp+la
yer（６）に書き込まれる。書き込み動作後、ワード線
電圧を0Vにもどし、p+層を電気的にフローティングにす
る。“1"を書き込んだセルのビット線を正電圧から、0V
にするとp+層の電位がビット線とのキャパシタンスCNW
（24により、負電位となり、junction FETがcut offす
る。この時、ゲート（８）とp+層（６）との間のカップ
リングキャパシタンスCG（23）が小さければ小さいほ
ど、p+層の電圧がさがり、junction FETのcut offは完
全となるが、ゲートとp+層間の容量はp+層形成時のイオ
ン注入の横方向拡がり、および注入不純物の電気的活性
化のための熱アニールによる熱拡散等により、どうして
もゲート下にp+層が入り込み、CGが大きなってしまう。
この場合には“1"を書き込んだセルのビット線を正電圧
から0Vにしても、p+層電圧が十分に下らず、junctionFE
Tが十分にcut offせず、Ｖ＋（７）の電圧がBit線に伝
わり、十分に“1"を読み出すことができない。この点
が、従来技術におけるCapacitance Coupling型セルの問
題点であった。
本発明は、上記Capacitance Coupling型セルの“1"読み
時のビット線信号のcut off特性を向上するためになさ
れたものでビット線信号の“1"および“0"読みだし時の
信号の差が大きいCapacitance Couping型セルを提供す
ることを目的とする。
時のビット線信号のcut off特性を向上するためになさ
れたものでビット線信号の“1"および“0"読みだし時の
信号の差が大きいCapacitance Couping型セルを提供す
ることを目的とする。
本発明は“1"および“0"読み出し時の信号差を大きくす
るためCapacitance Coupling型セルのp+層とワード線と
のカップリング容量CGを減少させる方法として、ゲート
電極の側壁に線状のCVDSiO2を形成し、この状態で、p+
層形成のためのイオン注入を行ない、セルフアライン的
にp+層とゲート電極とがオーバーラップしないようにす
る。
るためCapacitance Coupling型セルのp+層とワード線と
のカップリング容量CGを減少させる方法として、ゲート
電極の側壁に線状のCVDSiO2を形成し、この状態で、p+
層形成のためのイオン注入を行ない、セルフアライン的
にp+層とゲート電極とがオーバーラップしないようにす
る。
本発明により、Capacitance Coupling型セルのワード線
とp+層とのカップリング容量をいちじるしく減少させる
ことができ、したがって、“1"および“0"の読み出し信
号差を大きくすることができる。したがってセル情報を
センスアンプで読み出す際にセンスアンプの感度を上げ
なくても良く、高感度な検出を可能とする。高感度な検
出を可能とすることによりセル情報の検出スピードを早
くすることができ、アクセス時間を速くすることが可能
で高性能なダイナミックRAMを実現することができる。
とp+層とのカップリング容量をいちじるしく減少させる
ことができ、したがって、“1"および“0"の読み出し信
号差を大きくすることができる。したがってセル情報を
センスアンプで読み出す際にセンスアンプの感度を上げ
なくても良く、高感度な検出を可能とする。高感度な検
出を可能とすることによりセル情報の検出スピードを早
くすることができ、アクセス時間を速くすることが可能
で高性能なダイナミックRAMを実現することができる。
本発明の実施例を、製造方法工程図第３図順に以下説明
する。
する。
５Ω・cm〜10Ω・cmのｐ型（100）基板（11）に全面にS
i表面保護のための熱酸化膜（12）を形成した後、その
上にSi3N4（13）を全面に堆積し、素子形成領域外をエ
ッチング除去する。この後、素子分離領域に、チャネル
ストップ用B+をインプラする。（14）（第３図（イ））
次に、Si3N4をマスクとして熱酸化し、素子分離領域に
厚い熱酸化膜（15）を形成する。この後、素子形成領域
の一部をレジスト（16）でおおい、（ロ）これをマスク
としてp+をインプラし、Pwell（17）を形成する。この
後レジストをエッチング除去し、ワード線となるゲート
電極（18）をパターニングして形成し、全面にCVDSiO2
（19）を堆積する。（第３図（ハ））次に、方向性イオ
ンエッチングによりCVDSiO2をエッチングし、ゲート電
極の側壁部でCVDSiO2が厚く付着することを利用して、
ゲート電極の側壁部のみにCVDSiO2（19）を残す。このC
VDSiO2およびゲート電極をマスクとしてB+をインプラ
し、p+層（20）を形成する。（第３図（ニ））この時、
p+層と、ゲートとがオーバーラップしないように、CVDS
iO2厚み、およびB+のインプラ時の加速エネルギを調節
する。
i表面保護のための熱酸化膜（12）を形成した後、その
上にSi3N4（13）を全面に堆積し、素子形成領域外をエ
ッチング除去する。この後、素子分離領域に、チャネル
ストップ用B+をインプラする。（14）（第３図（イ））
次に、Si3N4をマスクとして熱酸化し、素子分離領域に
厚い熱酸化膜（15）を形成する。この後、素子形成領域
の一部をレジスト（16）でおおい、（ロ）これをマスク
としてp+をインプラし、Pwell（17）を形成する。この
後レジストをエッチング除去し、ワード線となるゲート
電極（18）をパターニングして形成し、全面にCVDSiO2
（19）を堆積する。（第３図（ハ））次に、方向性イオ
ンエッチングによりCVDSiO2をエッチングし、ゲート電
極の側壁部でCVDSiO2が厚く付着することを利用して、
ゲート電極の側壁部のみにCVDSiO2（19）を残す。このC
VDSiO2およびゲート電極をマスクとしてB+をインプラ
し、p+層（20）を形成する。（第３図（ニ））この時、
p+層と、ゲートとがオーバーラップしないように、CVDS
iO2厚み、およびB+のインプラ時の加速エネルギを調節
する。
次に、ゲート電極のn well側を一部おおうようにレジス
ト（21）をパターニングし、これをマスクとして、p+を
インプラし、n+層（22）を形成する。（第３図（ホ）） 次に、レジスト（21）をエッチング除去して、全面にCV
DSiO2（26）を堆積し、ビット線となるn+拡散層（27）
上のCVDSiO2に穴を開孔し、Alを全面に堆積して、パタ
ーニングすることにより、ビット線の金属配線（26）が
形成される。
ト（21）をパターニングし、これをマスクとして、p+を
インプラし、n+層（22）を形成する。（第３図（ホ）） 次に、レジスト（21）をエッチング除去して、全面にCV
DSiO2（26）を堆積し、ビット線となるn+拡散層（27）
上のCVDSiO2に穴を開孔し、Alを全面に堆積して、パタ
ーニングすることにより、ビット線の金属配線（26）が
形成される。
第１図は従来技術によるCapacitance Coupling型セルの
断面図、第２図はその等価回路図、第３図（イ）〜
（ヘ）は本発明のCapacitance Coupling型セルの工程断
面図である。
断面図、第２図はその等価回路図、第３図（イ）〜
（ヘ）は本発明のCapacitance Coupling型セルの工程断
面図である。
Claims (2)
- 【請求項１】１つのビット線と、１つのワード線を有
し、１つのワード線に接続されるゲートが、ｐチャネル
とｎチャネルの２つのMISFETのゲートを共有し、前記MI
SFETのソースのみをフローティングとなるようにし、こ
のフローティングソースがジャンクションFETのゲート
をかね、“1"、“0"の情報書き込みに対して前記ビット
線とフローティングゲートとの容量カップリングを利用
してフローティングゲートに電荷を貯え、ジャンクショ
ンFETをON,OFFさせる電流読み出し型メモリセルにおい
て、前記ワード線の側壁に絶縁膜を備え、この側壁絶縁
膜及びワード線がフローティングソース形成時のマスク
となることにより前記フローティングソースの端部とゲ
ートの端部が自己整合的に形成されてなることを特徴と
するMISダイナミックメモリセル。 - 【請求項２】１つのビット線と、１つのワード線を有
し、１つのワード線に接続されるゲートが、ｐチャネル
とｎチャネルの２つのMISFETのゲートを共有し、前記MI
SFETのソースのみをフローティングとなるようにし、こ
のフローティングソースがジャンクションFETのゲート
をかね、“1"、“0"の情報書き込みに対して前記ビット
線とフローティングゲートとの容量カップリングを利用
してフローティングゲートに電荷を貯え、ジャンクショ
ンFETをON,OFFさせる電流読み出し型メモリセルにおい
て、ワード線形成後に、全面に絶縁膜を堆積する工程
と、前記全面の絶縁膜を方向性イオンエッチングし、前
記ワード線の側壁にのみ絶縁膜を線状に残す工程と、ゲ
ートおよび、側壁の絶縁膜をマスクとして、フローティ
ングソースのイオン注入を行う工程とを有し、フローテ
ィングソースおよびゲートのオーバーラップ部を最小に
したことを特徴とするMISダイナミックメモリセルの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130209A JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130209A JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022363A JPS6022363A (ja) | 1985-02-04 |
| JPH0680803B2 true JPH0680803B2 (ja) | 1994-10-12 |
Family
ID=15028696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130209A Expired - Lifetime JPH0680803B2 (ja) | 1983-07-19 | 1983-07-19 | Ｍｉｓダイナミックメモリセル及びｍｉｓダイナミックメモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680803B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5484292A (en) * | 1989-08-21 | 1996-01-16 | Mctaggart; Stephen I. | Apparatus for combining audio and visual indicia |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764966A (en) * | 1980-10-08 | 1982-04-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS5880864A (ja) * | 1981-11-10 | 1983-05-16 | Fujitsu Ltd | 半導体メモリ |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-07-19 JP JP58130209A patent/JPH0680803B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022363A (ja) | 1985-02-04 |
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