JPH0119300B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル化されたシステムをLSI化
する際に使用して好適な周波数比較器に関するも
ので、比較的簡単な構成で安定な動作をする周波
数比較器を実現することを目的としたものであ
る。

この種の周波数比較器として最も典型的な例は
米国特許第3069623号明細書のFig.2に示されてお
り、これを第１図に示す。

第１図の回路の入力端子Ａおよび入力端子Ｂに
第２図A′，B′の実線で示すパルス列が印加され
たとき、NORゲート１，２、ANDゲート３，
４、NORゲート５，６の出力信号波形はそれぞ
れ第２図１′，２′，３′，４′，５′，６′に示す如
くなり、前記入力端子Ａに印加されるパルス信号
のリーデイングエツジから次のリーデイングエツ
ジまでの間に前記入力端子Ｂに印加されるパルス
信号のリーデイングエツジが２箇所以上存在した
ときに前記ANDゲート４は出力信号を発生し
（第２図の４ａ）、前記NORゲート６の出力レベ
ルを“Ｌ”にせしめ、その結果、前記NORゲー
ト５の出力レベルが“Ｈ”に移行し、逆に、前記
入力端子Ｂに印加されるパルス信号のリーデイン
グエツジから次のリーデイングエツジまでの間に
前記入力端子Ａに印加されるパルス信号のリーデ
イングエツジが２箇所以上存在したとき、前記
ANDゲート３は出力信号を発生し（第２図３
ａ）、前記NORゲート５の出力レベルを“Ｌ”に
せしめ、その結果、前記NORゲート６の出力レ
ベルが“Ｈ”に移行する。

したがつて、前記NORゲート５と前記NORゲ
ート６の、入力端子と出力端子が互いにクロスカ
ツプリングされて構成された双安定回路の出力状
態によつて、前記入力端子Ａおよび前記入力端子
Ｂに印加されるパルス信号の周波数の高低の比較
を行なうことが出来る。

すなわち、前記入力端子Ｂに印加されるパルス
信号の周波数が前記入力端子Ａに印加されるパル
ス信号の周波数よりも高くなれば前記NORゲー
ト５の出力レベルが“Ｈ”になり、反対に、前記
入力端子Ｂに印加されるパルス信号の周波数が前
記入力端子Ａに印加されるパルス信号の周波数よ
りも低くなれば、前記NORゲート６の出力レベ
ルが“Ｈ”となる。

つまり、第１図に示した周波数比較器は入力線
路ａあるいは入力線路ｂに交互に１個ずつのパル
ス信号が印加されている間はNORゲート１と
NORゲート２によつて構成されたセツト．リセ
ツト．フリツプフロツプに対して前記パルス信号
がすべて有効パルスとなり、その分配周期に応じ
た反転周期で前記セツト．リセツト．フリツプフ
ロツプは反転動作を繰り返すが、一方の入力線路
に印加されるパルス信号の周波数が他方よりも高
くなつたとき、すなわち、他方の入力線路に印加
されるパルス信号のリーデイングエツジから次の
リーデイングエツジまでの間に一方の入力線路に
印加されるパルス信号のリーデイングエツジが２
箇所以上存在したときに、２個目以後のパルス信
号は前記NORゲート１と前記NORゲート２によ
るセツト．リセツト．フリツプフロツプの出力状
態を反転させ得ない無効パルスとなるので、その
リーデイングエツジにおいて前記ANDゲート３
あるいはANDゲート４の入力端子のレベルがと
もに“Ｈ”となつて出力信号を発生し、これによ
つてNORゲート５とNORゲート６による第２の
セツト．リセツト．フリツプフロツプの出力状態
が決定される。

ところで、以上に述べた動作は入力端子Ａおよ
びＢに印加されるパルス信号のパルス幅がきわめ
て短かい場合に限つて行なわれるが、反対に短か
すぎると各ゲートが応答しきれなくなる。

この模様を第２図を用いて説明すると、あらか
じめNORゲート１，６の出力レベルが“Ｈ”で
NORゲート２，５の出力レベルが“Ｌ”となつ
ているもとで、入力端子Ａにパルス信号が印加さ
れたとき、そのリーデイングエツジにおいて前記
NORゲート１の一方の入力端子のレベルが“Ｈ”
になるから、１ゲート分の信号伝達時間だけ遅れ
てその出力レベルは“Ｌ”になり、さらに１ゲー
ト分だけ遅れて前記NORゲート２の出力レベル
が“Ｈ”になる。

前記NORゲート２の出力レベルが“Ｈ”に移
行するまでに入力端子Ａのパルスが消滅してい
る。すなわち、前記入力端子Ａに印加されたパル
ス信号のトレイリングエツジが過ぎていれば
ANDゲート３の出力レベルが“Ｈ”になること
はないが、第２図A′の破線で示したように、前
記NORゲート２の出力レベルが“Ｈ”に移行し
たときに前記入力端子Ａのレベルが“Ｈ”のまま
になつていると、１ゲート分遅れて前記ANDゲ
ート３の出力レベルが“Ｈ”になる。（第２図３
ｂ） この時点では、NORゲート５の出力レベルが
すでに“Ｌ”になつているため、前記NORゲー
ト５とNORゲート６によるフリツプフロツプの
出力状態が反転することはないが、次に入力端子
Ｂにパルス信号が印加されて前記NORゲート１
の出力レベルが再び“Ｈ”に戻つたとき、第２図
B′の破線で示すように（第２図のBb）、前記入力
端子Ｂのレベルが“Ｈ”のままになつていると、
１ゲート分遅れてANDゲート４の出力レベルが
“Ｈ”になり（第２図４ｂ）、前記ANDゲート４
の出力レベルが“Ｈ”になると、同図５′，６′に
示すように１ゲート分遅れてNORゲート６の出
力レベルが“Ｌ”になり、その結果、NORゲー
ト５の出力レベルが“Ｈ”になる。

以後、入力端子ＡおよびＢに有効パルスが印加
される毎に前記NORゲート５と前記NORゲート
６によるセツト．リセツト．フリツプフロツプは
反転動作を繰り返すので、前記NORゲート５と
前記NORゲート６によるフリツプフロツプの出
力状態で入力パルス信号の周波数の高低を比較す
るのは不可能となつてしまう。

以上の説明からもわかるように、第１図の回路
が正常な動作をする、つまり、周波数比較器とし
て動作するためには、入力端子ＡおよびＢに印加
するパルス信号のパルス幅（リーデイングエツジ
からトレイリングエツジまでの幅）を２ゲート分
の遅れ時間に相当する幅よりも狭くする必要があ
る。

前述の米国特許第3069623号明細書記載の実施
例では、微分回路によつて第２図A′およびＢの
パルス信号を作成しているが、一般の微分回路
（例えばコンデンサと抵抗による微分回路）によ
つて２ゲート分の遅れ時間に相当する幅よりも短
かいパルス幅を得ることは難かしく、あまり短か
すぎると今度は各ゲートを充分ドライブしきれな
くなつてしまうなどの問題が生じ、特に、システ
ムをLSI化する場合などには個々の回路部分の細
かい調整が困難となるので、入力信号のパルス幅
が少しでも広くなると誤動作を起こしてしまう第
１図の回路をそのまま用いるのは信頼性の点から
も好ましくない。

本発明の周波数比較器は以上のような問題を解
消するものである。

第３図は、本発明の一実施例における周波数比
較器の論理回路図を示したもので、同図において
第１の入力端子Ａはインバータ１１を介して
NANDゲート１２とNANDゲート１３がクロス
カツプリング接続されて構成されたセツト．リセ
ツト．フリツプフロツプ１４のセツト端子１４ａ
に接続されるとともに、その出力端子１６ＣがＤ
フリツプフロツプ１５のクロツク端子C₁に接続
されたNANDゲート１６の入力端子１６ａに接
続され、第２の入力端子Ｂは前記フリツプフロツ
プ１４のリセツト端子１４ｂに接続されるととも
に、インバータ１７を介して、そのデイレイ端子
D₂が前記フリツプフロツプ１４の出力端子１４
Ｃに接続されたＤフリツプフロツプ１８のクロツ
ク端子C₂に接続されている。

また、前記フリツプフロツプ１４の反転出力端
子１４ｄは前記Ｄフリツプフロツプ１５のデイレ
イ端子D₁に接続され、前記Ｄフリツプフロツプ
１５の出力端子１５Ｃは前記NANDゲート１６
の他方の入力端子１６ｂに接続されるとともに出
力端子Ｃに接続され、さらに、前記Ｄフリツプフ
ロツプ１８の反転出力端子１８ｄは前記Ｄフリツ
プフロツプ１５のセツト端子S₁に接続されてい
る。

さて、第４図は第３図のデイジタル周波数比較
器の動作を説明するための各部の信号波形図であ
り、同図においてB′，A′，１１′，１２′，１
３′，１７′，１８′，１８d′，１６′，１５′は、
それぞれ、第２の入力端子Ｂ、第１の入力端子
Ａ、インバータ１１、NANDゲート１２、
NANDゲート１３、インバータ１７、Ｄフリツ
プフロツプ１８の出力端子１８Ｃ、同反転出力端
子１８ｄ、NANDゲート１６、Ｄフリツプフロ
ツプ１５の出力端子１５Ｃに表われる信号波形を
示している。

ここで、第２の入力端子Ｂには比較のための一
定周波数の基準パルスが印加され続けているもの
とすると、時刻ｔ＝t₁において第１の入力端子Ａ
にパルス信号の到来がなく、そのレベルが“Ｌ”
に保たれている間はフリツプフロツプ１４は第２
の入力端子Ｂに印加される基準パルスによつてリ
セツトされ続けるのでNANDゲート１２の出力
レベルは“Ｌ”を維持し、NANDゲート１３の
出力レベルは“Ｈ”を維持し続ける。

この状態において、Ｄフリツプフロツプ１８は
第２の入力端子Ｂに印加される基準パルスのリー
デイングエツジ（この場合には“Ｈ”から“Ｌ”
への遷移時）毎にトリガされるが、デイレイ端子
D₂のレベルが“Ｌ”を維持しているのでその反
転出力１８d′は“Ｈ”から変化せず、Ｄフリツプ
フロツプ１５はセツトされ続けて、出力端子Ｃの
レベルは“Ｈ”を維持する１５′。

時刻ｔ＝t₂のとき、第１の入力端子Ａに印加さ
れるパルス信号のリーデイングエツジにおいてフ
リツプフロツプ１４がセツトされてNANDゲー
ト１２の出力レベルが“Ｈ”に移行し、NAND
ゲート１３の出力レベルは“Ｌ”に移行し、
NANDゲート１６の出力レベルも“Ｈ”に移行
するが、Ｄフリツプフロツプ１８の反転出力は
“Ｈ”のまま変化しないので出力端子Ｃのレベル
は“Ｈ”のままとなる。

時刻ｔ＝t₃のとき、基準パルスのリーデイング
エツジにおいてNANDゲート１３の出力レベル
が“Ｌ”から“Ｈ”に移行し、同時にＤフリツプ
フロツプ１８がトリガされて、その出力レベルは
“Ｌ”から“Ｈ”に移行するがそれ以上の変化は
生じない。

時刻ｔ＝t₄における入力端子Ａのレベル変化
は、NANDゲート１２の出力レベルを“Ｈ”か
ら“Ｌ”に移行せしめるとともにNANDゲート
１６の出力レベルを“Ｌ”に移行せしめる。

時刻ｔ＝t₅のとき、入力端子Ａに印加されてい
るパルスのリーデイングエツジにおいてNAND
ゲート１２の出力レベルが“Ｈ”に移行し、
NANDゲート１６を介してＤフリツプフロツプ
１５がトリガされるがNANDゲート１３の出力
レベル、すなわち前記Ｄフリツプフロツプ１５の
デイレイ端子D₁のレベルは“Ｈ”であるので、
その出力レベルは“Ｈ”のまま変化しない。

以後、Ｂ端子に印加されるパルス信号のリーデ
イングエツジとＡ端子に印加されるパルス信号の
リーデイングエツジが交互に現われたときにはＤ
フリツプフロツプ１５の出力、すなわち出力端子
Ｃのレベルは“Ｈ”のまま変化しないが、時刻ｔ
＝t₆にて示すように、Ｂ端子に印加されるパルス
信号のリーデイングエツジ（t₃）から次のリーデ
イングエツジ（t₇）までの間にＡ端子に印加され
るパルス信号のリーデイングエツジが２回現われ
たとき（t₅，t₆）、出力端子Ｃのレベルは“Ｈ”
から“Ｌ”に移行する。

時刻ｔ＝t₆のＡ端子のパルスのリーデイングエ
ツジにおいてNANDゲート１６の出力レベルが
“Ｌ”から“Ｈ”に移行し、Ｄフリツプフロツプ
１５がトリガされるが、この時点のNANDゲー
ト１３の出力レベルは“Ｌ”になつているから前
記Ｄフリツプフロツプ１５の出力レベルは“Ｌ”
に移行し、出力端子Ｃのレベルも“Ｌ”となる。

時刻ｔ＝t₇においてＢ端子のパルスのリーデイ
ングエツジが到来するとNANDゲート１３の出
力レベルが“Ｈ”に移行し、Ｄフリツプフロツプ
１８もトリガされるがNANDゲート１２の出力
レベルが“Ｈ”であるので前記Ｄフリツプフロツ
プ１８の出力レベルは変化しない。

時刻ｔ＝t₈におけるＡ端子のパルスのリーデイ
ングエツジの到来はNANDゲート１２の出力レ
ベルを“Ｈ”に移行せしめるが、それ以上の変化
は生じない。

ここでＡ端子に印加されるパルスが消滅して、
あるいは、その周波数がＢ端子に印加される基準
パルスの周波数よりも低くなつてＡ端子のパルス
の次のリーデイングエツジが到来するまでにＢ端
子のパルスのリーデイングエツジが続けて現われ
ると、出力端子Ｃのレベルは再び“Ｈ”に戻る。

すなわち、時刻ｔ＝t₈においてＡ端子のパルス
のリーデイングエツジが現われてから時刻ｔ＝
t₉，ｔ＝t₁₀においてＢ端子のパルスのリーデイン
グエツジが続けて現われると、デイレイ端子D₂
のレベルが“Ｌ”の状態でＤフリツプフロツプ１
８がトリガされ、その出力レベルが“Ｌ”に移行
して、反転出力₂がＤフリツプフロツプ１５の
出力を“Ｈ”に移行せしめる。

以後、t₁₁，t₁₂，t₁₃，t₁₄，t₁₅，t₁₆，t₁₇とＡ端子
に印加されるパルスのリーデイングエツジとＢ端
子に印加されるパルスのリーデイングエツジが交
互に現われてもＡ端子のパルスの周波数がＢ端子
のパルスの周波数よりも高くならない限り出力端
子Ｃのレベルは“Ｈ”を維持するが、時刻ｔ＝
t₁₈に示すようにＡ端子のパルスの周波数がＢ端
子のパルスの周波数よりも高くなつてそのリーデ
イングエツジが続いて現われたときに出力端子Ｃ
の出力レベルは“Ｌ”に移行する。

したがつて、第３図の回路は第１の入力端子Ａ
に印加されるパルス信号の周波数が第２の入力端
子Ｂに印加されるパルス信号の周波数よりも高く
なつたときに“Ｌ”出力を発生し、第１の入力端
子Ａに印加されるパルス信号の周波数が第２の入
力端子Ｂに印加されるパルス信号の周波数よりも
低くなつたとき、言い換えれば、第２の入力端子
Ｂに印加されるパルス信号の周波数が第１の入力
端子Ａに印加されるパルス信号の周波数よりも高
くなつたときに“Ｈ”出力を発生する。しかも、
第４図の信号波形図よりも明らかなように、入力
端子Ａ，Ｂに印加される信号は第１図の回路のよ
うにパルス幅が制限された微分パルスである必要
はない。

なお、第３図のNANDゲート１６は他の論理
ゲートでも良く、例えばORゲートを使用する場
合には、その一方の入力端子をインバータ１１を
介さずに直接入力端子Ａに接続し、他方の入力端
子をＤフリツプフロツプ１５の反転出力端子に接
続すれば良い。

また、第３図の実施例の説明では、出力が
“Ｈ”になる状態をセツト状態、出力が“Ｌ”に
なる状態をリセツト状態としているが、その逆、
すなわち負論理も当然成り立ち、出力が“Ｌ”に
なる状態がセツト状態、出力が“Ｈ”になる状態
がリセツト状態であつても何ら差し仕えない。

以上に示したように、本発明の周波数比較器で
は、第１の入力端子Ａと、第２入力端子Ｂと、第
１の論理ゲート（NANDゲート１２）と第２の
論理ゲート（NANDゲート１３）がクロスカツ
プリング接続されて構成され、前記第１および第
２の入力端子に交互にパルス信号が印加されたと
き前記パルス信号の到来に応じて出力状態の反転
を繰り返す双安定回路１４と、デイレイ端子に前
記双安定回路の出力が供給され、前記第１の入力
端子に印加されるパルス信号がクロツク端子に供
給され、前記第１の入力端子に前記双安定回路の
出力状態を反転させ得ない無効パルスが印加され
たときリセツトされる第１のＤフリツプフロツプ
１５と、一方の入力端子に前記第１のＤフリツプ
フロツプの出力が供給され、他方の入力端子に前
記第１の入力端子に印加されるパルス信号が供給
され、出力端子が前記第１のＤフリツプフロツプ
のクロツク端子に接続された第３の論理ゲート
（NANDゲート１６）と、デイレイ端子に前記双
安定回路の出力が供給され、前記第２の入力端子
に印加されるパルス信号がクロツク端子に供給さ
れ、その出力が前記第１のＤフリツプフロツプの
セツト端子に接続され、前記第２の入力端子に前
記双安定回路の出力状態を反転させ得ない無効パ
ルスが印加されたとき前記第１のＤフリツプフロ
ツプをセツトする第２のフリツプフロツプ１８
と、前記第１のフリツプフロツプの出力が印加さ
れる出力端子Ｃを備えているので、入力パルス信
号のパルス幅に関係なく、安定な周波数比較出力
が得られ、したがつて、システムをLSI化した際
にも個々の素子の信号伝達時間のばらつき等が問
題になることはなくなるなど大なる効果を奏す
る。

【図面の簡単な説明】

第１図は従来の周波数比較器の論理回路図、第
２図は第１図の各部の信号波形図、第３図は本発
明の一実施例における周波数比較器の論理回路
図、第４図は第３図の各部の信号波形図である。 １４…双安定回路、１５…第１のＤフリツプフ
ロツプ、１６…論理ゲート、１８…第２のＤフリ
ツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ 第１の入力端子と、第２入力端子と、第１の
   論理ゲートと第２の論理ゲートがクロスカツプリ
   ング接続されて構成され、前記第１および第２の
   入力端子に交互にパルス信号が印加されたとき前
   記パルス信号の到来に応じて出力状態の反転を繰
   り返す双安定回路と、デイレイ端子に前記双安定
   回路の出力が供給され、前記第１の入力端子に印
   加されるパルス信号がクロツク端子に供給され、
   前記第１の入力端子に前記双安定回路の出力状態
   を反転させ得ない無効パルスが印加されたときリ
   セツトされる第１のＤフリツプフロツプと、一方
   の入力端子に前記第１のＤフリツプフロツプの出
   力が供給され、他方の入力端子に前記第１の入力
   端子に印加されるパルス信号が供給され、出力端
   子が前記第１のＤフリツプフロツプのクロツク端
   子に接続された第３の論理ゲートと、デイレイ端
   子に前記双安定回路の出力が供給され、前記第２
   の入力端子に印加されるパルス信号がクロツク端
   子に供給され、その出力が前記第１のＤフリツプ
   フロツプのセツト端子に接続され、前記第２の入
   力端子に前記双安定回路の出力状態を反転させ得
   ない無効パルスが印加されたとき前記第１のＤフ
   リツプフロツプをセツトする第２のフリツプフロ
   ツプと、前記第１のフリツプフロツプの出力が印
   加される出力端子を具備してなる周波数比較器。