JPH0144054B2 - - Google Patents
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- Publication number
- JPH0144054B2 JPH0144054B2 JP1925279A JP1925279A JPH0144054B2 JP H0144054 B2 JPH0144054 B2 JP H0144054B2 JP 1925279 A JP1925279 A JP 1925279A JP 1925279 A JP1925279 A JP 1925279A JP H0144054 B2 JPH0144054 B2 JP H0144054B2
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- output
- period
- voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 239000002131 composite material Substances 0.000 claims description 4
- 230000002441 reversible effect Effects 0.000 claims 2
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明の変換器は積分形アナログ・デジタル変
換器のみならず単なるアナログ・デジタル変換器
としても構成可能であるが、積分形構成とした場
合に従来の積分形変換器よりもその変換速度は驚
異的に速く、理論上積分形変換器の極限の速度を
持つ。従来形より５桁の変換器で1000倍以上速い
変換速度を有することは、マイクロプロセツサー
の制御により各種の変換誤差を消去する方法を付
随させることにより、高精度な変換器を得ること
が出来、従来形では得られない高速でかつ高精度
の変換器を得ることが出来る。
換器のみならず単なるアナログ・デジタル変換器
としても構成可能であるが、積分形構成とした場
合に従来の積分形変換器よりもその変換速度は驚
異的に速く、理論上積分形変換器の極限の速度を
持つ。従来形より５桁の変換器で1000倍以上速い
変換速度を有することは、マイクロプロセツサー
の制御により各種の変換誤差を消去する方法を付
随させることにより、高精度な変換器を得ること
が出来、従来形では得られない高速でかつ高精度
の変換器を得ることが出来る。
本発明によるアナログ・デジタル変換器の積分
形による１原理回路実施例について以下に説明す
る。第１図に本発明の原理回路図を示し、第２図
にその動作電圧波形を示す。符号＋10進５桁の変
換器について説明する。
形による１原理回路実施例について以下に説明す
る。第１図に本発明の原理回路図を示し、第２図
にその動作電圧波形を示す。符号＋10進５桁の変
換器について説明する。
変換過程は未知電圧を積分する第１期間と参照
電圧を積分する５個の期間から成る第２期間から
成る。変換開始前はスイツチS4，S5，S7及びS8が
閉ぢられ、他は開かれており、積分器A2の出力
及び緩衝増巾器A4の出力の電圧は接地電位にあ
る。変換指令パルスSTが制御回路CTLに送られ
ると変換動作が開始し、スイツチS4，S5，S7及び
S8は開かれ、S1，S6及びS9が閉ぢて未知電圧Ex
は緩衝増巾器A1を通つて積分器A2で一定時間の
第１期間の間積分される。積分器の出力波形を
Ex＜０の場合について第２図イの実線で示す。
第１期間の終了時に、積分器A2の出力は比較器
A5の比較端子に接続されているので、A5の出力
の極性によつてA2の出力の極性Ｄは判別される。
Ｄ＞０の時スイツチS1が開き、S2が閉ぢて正の参
照電圧Erが第２−１期間の間積分される。第２図
ハに比較器A5の出力波形を示す。
電圧を積分する５個の期間から成る第２期間から
成る。変換開始前はスイツチS4，S5，S7及びS8が
閉ぢられ、他は開かれており、積分器A2の出力
及び緩衝増巾器A4の出力の電圧は接地電位にあ
る。変換指令パルスSTが制御回路CTLに送られ
ると変換動作が開始し、スイツチS4，S5，S7及び
S8は開かれ、S1，S6及びS9が閉ぢて未知電圧Ex
は緩衝増巾器A1を通つて積分器A2で一定時間の
第１期間の間積分される。積分器の出力波形を
Ex＜０の場合について第２図イの実線で示す。
第１期間の終了時に、積分器A2の出力は比較器
A5の比較端子に接続されているので、A5の出力
の極性によつてA2の出力の極性Ｄは判別される。
Ｄ＞０の時スイツチS1が開き、S2が閉ぢて正の参
照電圧Erが第２−１期間の間積分される。第２図
ハに比較器A5の出力波形を示す。
比較器A5の出力が反転した後の最初のクロツ
クパルスによつて第２−１期間は終了し、スイツ
チS2，S6及びS9が開きS3，S7及びS8が閉ぢること
によつて第２−２期間が開始し積分器A2は負の
参照電圧−Erを積分しその出力は上昇する直線と
なる。第２−１期間中に複合増巾器A3によつて
積分器A2の出力と接地電位にあつた緩衝増巾器
A4との差の電圧が10倍に反転増巾されて積分器
出力に重畳されたA3の出力電圧がコンデンサー
C2に充電され、この充電電圧に等しい電圧が第
２−２期間の開始と共に緩衝増巾器A4の出力に
現われる。A4の出力と積分器の出力が一致した
時比較器は再び反転し、次の最初のクロツクパル
スで第２−２期間が終了する。第２−２期間で第
２−１期間と同様にA4の出力と積分器の出力と
の差の10倍の反転増巾出力の積分器出力に重畳さ
れた電圧がコンデンサーC1に充電され、この充
電電圧に等しい電圧が第２−３期間中A4の出力
に現われる。以下第２−１期間及び第２−２期間
と同様な動作を行い第２−５期間の終了と共に変
換動作を終了する。第２図イに積分器の出力波形
と共に１点鎖線で緩衝増巾器A4の出力波形を示
す。図に於いて黒丸印は比較器の反転する点を示
す。又第２図ロにクロツクパルスを示す。CU1〜
CU5は10進５桁の加減算計数器を示しCU5は最大
桁の計数器であり第２−１期間の間クロツクパル
スψをゲートG5を通して加算計数し、第２−２
期間ではCU4を第２−１期間とは反対に減算計数
し、続く各期間で交互に加算及び減算計数を行い
CU3，CU2及びCU1の計数を行う。計数器CU1〜
CU5の計数結果は未知電圧のアナログ・デジタル
変換器を示す。未知電圧の極性は第１期間終了時
の積分器の極性の反転符号から得られる。
クパルスによつて第２−１期間は終了し、スイツ
チS2，S6及びS9が開きS3，S7及びS8が閉ぢること
によつて第２−２期間が開始し積分器A2は負の
参照電圧−Erを積分しその出力は上昇する直線と
なる。第２−１期間中に複合増巾器A3によつて
積分器A2の出力と接地電位にあつた緩衝増巾器
A4との差の電圧が10倍に反転増巾されて積分器
出力に重畳されたA3の出力電圧がコンデンサー
C2に充電され、この充電電圧に等しい電圧が第
２−２期間の開始と共に緩衝増巾器A4の出力に
現われる。A4の出力と積分器の出力が一致した
時比較器は再び反転し、次の最初のクロツクパル
スで第２−２期間が終了する。第２−２期間で第
２−１期間と同様にA4の出力と積分器の出力と
の差の10倍の反転増巾出力の積分器出力に重畳さ
れた電圧がコンデンサーC1に充電され、この充
電電圧に等しい電圧が第２−３期間中A4の出力
に現われる。以下第２−１期間及び第２−２期間
と同様な動作を行い第２−５期間の終了と共に変
換動作を終了する。第２図イに積分器の出力波形
と共に１点鎖線で緩衝増巾器A4の出力波形を示
す。図に於いて黒丸印は比較器の反転する点を示
す。又第２図ロにクロツクパルスを示す。CU1〜
CU5は10進５桁の加減算計数器を示しCU5は最大
桁の計数器であり第２−１期間の間クロツクパル
スψをゲートG5を通して加算計数し、第２−２
期間ではCU4を第２−１期間とは反対に減算計数
し、続く各期間で交互に加算及び減算計数を行い
CU3，CU2及びCU1の計数を行う。計数器CU1〜
CU5の計数結果は未知電圧のアナログ・デジタル
変換器を示す。未知電圧の極性は第１期間終了時
の積分器の極性の反転符号から得られる。
１区間、２−１区間、２−２区間、２−３区
間、２−４区間及び２−５区間の時間をそれぞれ
T0、T1、T2、T3、T4及びT5とすれば、上述で
説明した各区間の積分器による積分量は積分器に
印加した電圧と時間との積に比例し、第１期間の
電圧、時間積はExT0、第２−１期間のそれは、
ErT1、第２−２期間のそれは積分量を10倍して
いるので、時間T2は10倍に拡大されて測定され
るので、もとの積分量に換算したそれは−Er
T2／10である。第２−３、第２−４及び第２−
５期間も同様な換算を行い、第２−５期間で積分
器の出力が零になるまでの全積分器即ち電圧、時
間積を零とおけば、次式を得る。但し時間T5は
デジタル測定量に本質的に伴う１カウントに相当
する誤差を有する。
間、２−４区間及び２−５区間の時間をそれぞれ
T0、T1、T2、T3、T4及びT5とすれば、上述で
説明した各区間の積分器による積分量は積分器に
印加した電圧と時間との積に比例し、第１期間の
電圧、時間積はExT0、第２−１期間のそれは、
ErT1、第２−２期間のそれは積分量を10倍して
いるので、時間T2は10倍に拡大されて測定され
るので、もとの積分量に換算したそれは−Er
T2／10である。第２−３、第２−４及び第２−
５期間も同様な換算を行い、第２−５期間で積分
器の出力が零になるまでの全積分器即ち電圧、時
間積を零とおけば、次式を得る。但し時間T5は
デジタル測定量に本質的に伴う１カウントに相当
する誤差を有する。
ExT0＋ErT1−10-1ErT2＋10-2ErT3−10-3
ErT4＋10-4ErT5＝０ 上式からExを求めれば Ex＝−Er（T1−10-1T2＋10-2T3−10-3T4
＋10-4T5）／T0 上式のT1、10-1T2…10-4T5に対応する時間の
計測は上述の加減算計数器CU1〜CU5による計測
に対応し、Exの正しい計測値がCU1〜CU5に得ら
れることが理解される 以上の説明で明かな様に本発明の積分器の出力
波形は正傾斜及び負傾斜が交互に繰返し連続的に
動作し変換時間に冗長性がなく多桁の変換を最短
時間で行うことは本発明の優れた特徴である。変
換に要するクロツクパルスは５桁で最大60クロツ
クパルスを要するに過ぎない。
ErT4＋10-4ErT5＝０ 上式からExを求めれば Ex＝−Er（T1−10-1T2＋10-2T3−10-3T4
＋10-4T5）／T0 上式のT1、10-1T2…10-4T5に対応する時間の
計測は上述の加減算計数器CU1〜CU5による計測
に対応し、Exの正しい計測値がCU1〜CU5に得ら
れることが理解される 以上の説明で明かな様に本発明の積分器の出力
波形は正傾斜及び負傾斜が交互に繰返し連続的に
動作し変換時間に冗長性がなく多桁の変換を最短
時間で行うことは本発明の優れた特徴である。変
換に要するクロツクパルスは５桁で最大60クロツ
クパルスを要するに過ぎない。
本発明は容易に純２進で変換器を構成すること
が出来、この時変換速度は本方式の理論上の上限
となる。このように本方式は変換時間が極めて短
いので積分用コンデンサーC0の絶縁抵抗及び誘
電体吸収の影響を受けない利点を有する。
が出来、この時変換速度は本方式の理論上の上限
となる。このように本方式は変換時間が極めて短
いので積分用コンデンサーC0の絶縁抵抗及び誘
電体吸収の影響を受けない利点を有する。
本実施回路例は積分方式であり積分時定数
R0C0の変動の影響を受けないが、容易に他の実
施回路例として未知電圧そのものを上記第１期間
に上記コンデンサーC0にサンプルホールドする
回路構成が可能であり、第２期間は同一動作を行
うアナログ・デジタル変換器が構成出来る。又回
路例に使用しているOPアンプは同相電圧除去比
の良いものが必要な回路構成であるがこの同相電
圧の影響を受けない回路構成も容易に可能であ
り、各種のオフセツト誤差はマイクロプロセツサ
ー制御により除去することが出来る。
R0C0の変動の影響を受けないが、容易に他の実
施回路例として未知電圧そのものを上記第１期間
に上記コンデンサーC0にサンプルホールドする
回路構成が可能であり、第２期間は同一動作を行
うアナログ・デジタル変換器が構成出来る。又回
路例に使用しているOPアンプは同相電圧除去比
の良いものが必要な回路構成であるがこの同相電
圧の影響を受けない回路構成も容易に可能であ
り、各種のオフセツト誤差はマイクロプロセツサ
ー制御により除去することが出来る。
第１図は実施例回路系統図、第２図は動作波形
線図、S1〜S9はスイツチ、A1及びA4は緩衝増巾
器、A2は積分器、A3は復合増巾器、A5は比較
器、CU1〜CU5は加減算計数器、G1〜G5はORゲ
ート、CTLは制御回路及びCLはクロツク発振器
を示す。
線図、S1〜S9はスイツチ、A1及びA4は緩衝増巾
器、A2は積分器、A3は復合増巾器、A5は比較
器、CU1〜CU5は加減算計数器、G1〜G5はORゲ
ート、CTLは制御回路及びCLはクロツク発振器
を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の反転入力端子及び第２の非反転入力端
子を有する複合増巾器、上記第１の入力端子にそ
の出力端子が接続された積分器、上記第２の入力
端子にその出力端子が接続された緩衝増巾器、上
記複合増巾器及び上記緩衝増巾器の間に接続され
た複数のスイツチ手段、上記スイツチ手段に接続
された第１及び第２のコンデンサー、上記積分器
の出力端子及び緩衝増巾器の出力端子にその入力
端子が接続された比較器、未知電圧源、正及び負
の参照電圧源、上記電圧源と上記積分器の間に接
続された複数のスイツチ手段、所定の周波数のク
ロツクパルスの源、上記クロツクパルスの源及び
上記比較器に応答し所定のシーケンスに従つて前
記スイツチ手段を駆動してアナログ・デジタル変
換のための第１及び第２の期間の変換過程を実行
させる回路手段及びｎ進の可逆計数器手段、第１
の期間は未知電圧を所定の時間積分する期間でで
あり、第２の期間は所定の数の、正及び負の参照
電圧を交互に積分する区間から成り、各区間の終
了時に上記積分器の出力と、上記第１及び第２の
コンデンサーに交互に接続されて入力される上記
緩衝増巾器の出力との差のｎ倍の反転増巾値と、
上記積分器の出力との重畳値に等しい上記複合増
巾器の出力を、上記第１及び第２のコンデンサー
に交互に記憶し、この記憶値と積分器の出力が一
致した後の最初のクロツクパルスで各区間を終了
し、各区間を、上記可逆計数器手段で最大桁から
最低桁へ桁毎に交互に加算計数及び減算計数し、
第２変換過程の終了時に於ける計数値が未知電圧
のｎ進の計数値を示すアナログ・デジタル変換
器。 ２ 上記積分器に結合し変換過程の第１の期間に
未知電圧を積分用コンデンサーに充電するサンプ
ルホールド手段を具備する特許請求の範囲第１項
記載のアナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1925279A JPS55112032A (en) | 1979-02-21 | 1979-02-21 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1925279A JPS55112032A (en) | 1979-02-21 | 1979-02-21 | Analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55112032A JPS55112032A (en) | 1980-08-29 |
| JPH0144054B2 true JPH0144054B2 (ja) | 1989-09-25 |
Family
ID=11994221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1925279A Granted JPS55112032A (en) | 1979-02-21 | 1979-02-21 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55112032A (ja) |
-
1979
- 1979-02-21 JP JP1925279A patent/JPS55112032A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55112032A (en) | 1980-08-29 |
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