JPH0578041U - ２重積分型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高速で、しかも高分解能にする。 【構成】 初期状態では、スイッチ２４，２６，１２が
オンで、積分コンデンサ１３は放電される。次にスイッ
チ２３をオン、スイッチ１２をオフして未知入力Ｖｘの
積分を行う。次にスイッチ２３をオフ、スイッチ２２を
オンとして逆積分する時間を周期Ｔのｍ倍として、ｍの
値を上位カウンタ５ａによってカウントすることによ
り、Ａ／Ｄ変換した上位ビットが得られる。次にスイッ
チ２４，２６をオフ、スイッチ２５をオンにし、積分器
１の出力電圧Ｖａを電圧保持用コンデンサ６１に保持
し、比較器４の正入力を減衰器７１，７２に接続し、積
分器１の出力が基準レベルをクロスするまでの時間か
ら、Ａ／Ｄ変換の下位ビットが得られる。このようにし
て、上位ビット変換後、その誤差を逆積分することによ
り、高分解能であっても変換時間が長くなることはな
い。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、容易に高い分解能が得られる２重積分型Ａ／Ｄ変換器を実現するも のである。

【０００２】

【従来の技術】

図５は従来の２重積分型Ａ／Ｄ変換器の一例を示す構成図である。図５におい て、１は積分器であり、演算増幅器１１とスイッチ１２とコンデンサ１３とで構 成されている。演算増幅器１１の非反転入力端子はア−スに接続され、反転入力 端子と出力端子の間にはスイッチ１２とコンデンサ１３が並列に接続されている 。この積分器１の入力端子には直列接続されたスイッチ２１と抵抗３１を介して プラスの基準電圧Ｖref が入力されると共に、直列接続されたスイッチ２２と抵 抗３２を介してマイナスの基準電圧−Ｖref が入力され、更に、直列接続された スイッチ２３と抵抗３２を介してアナログ未知電圧Ｖx が入力されている。４は 演算増幅器で構成された比較器であり、非反転入力端子はア−スに接続され、反 転入力端子は積分器１の出力端子に接続され、出力端子はカウンタ５に接続され ている。

【０００３】 このような構成において、図６は図５の動作説明図である。スイッチ１２は初 期状態ではオンで、Ａ／Ｄ変換動作が始まるとオフになる。そして、Ａ／Ｄ変換 動作において、スイッチ２１はスイッチ２２，２３と連動して相補的にオン，オ フ駆動される。すなわち、Ａ／Ｄ変換動作は、スイッチ２１をオフにしてスイッ チ２２，２３をオンにして、マイナスの基準電圧−Ｖref とアナログ未知電圧Ｖ x の和を積分する時間ｔ₁ と、スイッチ２１をオンにしてスイッチ２２，２３を オフにして、プラスの基準電圧Ｖref で逆積分する時間ｔ₂ とに分けられる。時 間ｔ₂ をカウンタ５で測定することにより、アナログ未知電圧Ｖx をデジタルデ −タに変換できる。

【０００４】

【考案が解決しようとする課題】

しかしながら、上記従来技術に示す２重積分型Ａ／Ｄ変換器のような構成の場 合、変換時間を短縮するためには、カウンタのクロック周波数を上げる必要があ るが、クロック周波数を無限に高くすることは回路の限界からできず、高分解能 のものは変換時間が長いという課題があった。

【０００５】 本考案は上記従来技術の課題を踏まえて成されたものであり、高速、高分解能 な２重積分型Ａ／Ｄ変換器を提供することを目的としたものである。

【０００６】

【課題を解決するための手段】

上記課題を解決するための本考案の構成は、 積分器と、 この積分器に選択的に基準電圧Ｖ_Rを入力する第１のスイッチと、 前記積分器に選択的にアナログ未知電圧Ｖ_Xを入力する第２のスイッチと、 前記積分器の出力Ｖ_aと基準電圧Ｖ_Cが入力され、（Ｖ_a−Ｖ_C）／ｋ＋Ｖ_Cを出 力する減衰器と、 前記積分器の出力Ｖ_aが第３のスイッチを介して入力され、この第３のスイッ チがオンの時は入力電圧を出力し、オフになるとその直前の電圧を保持する電圧 保持器と、 この電圧保持器の出力と、第４のスイッチを介して入力される前記減衰器の出 力および第５のスイッチを介して入力される前記基準電圧Ｖ_Cとを比較する比較 器と、 前記第１〜第５のスイッチの制御信号を与えるスイッチ制御回路と、 前記比較器の出力が入力され、カウンタ回路の上位カウンタにクロックを通過 または遮断する上位カウンタゲートと、 前記比較器の出力が入力され、カウンタ回路の下位カウンタにクロックを通過 または遮断する下位カウンタゲートと を備えた構成としたことを特徴とするものである。

【０００７】

【作用】

上位ビット変換後、その誤差の逆積分を行うことにより、分解能を向上できる ため、従来のものより高分解能であっても、変換時間が長くなることはない。

【０００８】

【実施例】

以下、本考案を図面に基づいて説明する。 図１は本考案の２重積分型Ａ／Ｄ変換器のブロック構成図である。なお、図１ において図５と同一要素には同一符号を付して重複する説明は省略する。図１に おいて、Ｖ_Cは上位ビットの変換終了の基準となる基準電圧、２４〜２６はスイ ッチ、６は電圧保持器であり、スイッチ２４がオンの時は、入力電圧を出力し、 スイッチ２４がオフになると、その直前の電圧を保持する。７は減衰器であり、 積分器１の出力Ｖ_aと基準電圧Ｖ_Cを入力とし、（Ｖ_a−Ｖ_C）／ｋ＋Ｖ_C（ｋは係 数）を出力する。比較器４は電圧保持器６の出力とスイッチ２５，２６の出力を 比較する。８はスイッチ制御回路であり、スイッチ２２〜２６の制御信号を与え る。９１は上位カウンタゲートであり、比較器４の出力により、カウンタ回路５ の上位カウンタにクロックを通過または遮断する。９２は下位カウンタゲートで あり、比較器４の出力により、カウンタ回路５の下位カウンタにクロックを通過 または遮断する。

【０００９】 ここで、図２は図１装置の具体例であり、１６ビットＡ／Ｄ変換器の例を示す 。なお、図２において図１と同一要素には同一符号を付して重複する説明は省略 する。図２において、６１は電圧保持用コンデンサ、７１，７２は減衰器であり 、その大きさは、減衰器７１：減衰器７２＝１：７とする。上位カウンタ５ａは １３ビットのアップカウンタ、下位カウンタ５ｂは３ビットのダウンカウンタで ある。また、基準電圧Ｖ_refとＶ_Cの関係は、クロック周期をＴとすると、 Ｖ_C＝Ｔ・Ｖ_ref／Ｃ・Ｒ ただし、Ｃ：コンデンサ１３の容量 Ｒ：抵抗３２の抵抗値 とする。

【００１０】 このような構成において、図３，図４は図２の動作を説明する波形図であり、 図４は図３の時刻ｔ₂付近を拡大した各部の波形図である。図３，図４において 、初期状態では、スイッチ２４，２６，１２がオンで、積分コンデンサ１３は放 電される。時刻ｔ₀から時刻ｔ₁では、スイッチ２３をオン、スイッチ１２をオフ して、アナログ未知入力Ｖ_Xの積分を行う。

【００１１】 この時の時間Ｔ₁（ ＝ｔ₁−ｔ₀）は一定とし、クロック周期Ｔのｎ倍とすると 、 Ｔ₁＝ｎ・Ｔ ただし、ｎは整数の関係となり、時刻ｔ₁での積分器１の出力電圧Ｖ_a（図２中 ）は、 Ｖ_a（ｔ₁）＝−（ｎ・Ｔ／Ｃ・Ｒ）・Ｖ_X＝Ｖ_O で表される。

【００１２】 時刻ｔ₁から時刻ｔ₂では、スイッチ２３をオフ、スイッチ２２をオンとして逆 積分を行う。時刻ｔ₂は比較器４の出力が反転した次のクロックが立ち上がる時 刻であり、この時の時間Ｔ₂（＝ｔ₂−ｔ₁）は一定とし、クロック周期Ｔのｍ倍 とすると、 Ｔ₂＝ｍ・Ｔ ただし、ｍは整数の関係となり、時刻ｔ₂での積分器１の出力電圧Ｖ_a（図２中 ）は、 Ｖ_a（ｔ₂）＝Ｖ_O−（ｍ・Ｔ／Ｃ・Ｒ）／Ｖ_R また、 ０≦Ｖ_a（ｔ₂）＜Ｖ_C＝（Ｔ／Ｃ・Ｒ）・Ｖ_R で表される。

【００１３】 このため、ｍの値を上位カウンタ５ａによってカウントすることにより、Ａ／ Ｄ変換結果の上位１３ビットが得られる。 （ｍ／ｎ）・Ｖ_R≦Ｖ_X＜｛（ｍ＋１）／ｎ｝・Ｖ_R

【００１４】 時刻ｔ₂からは、スイッチ２４，２６をオフ、スイッチ２５をオンする。これ により、時刻ｔ₂時の積分器１の出力電圧Ｖ_a（図２中）を電圧保持用コンデン サ６１に保持し、比較器４の正入力を減衰器７１，７２に接続する。ここで、時 刻ｔ₂から積分器１の出力が基準レベルをクロスする時間をＴ₄とすると、Ｔ₄ ／Ｔを３ビットで変換すれば、Ａ／Ｄ変換の下位ビットが得られる。

【００１５】 比較器４の負入力電圧Ｖ_b（図２中）は、時刻ｔ₂以降は、 Ｖ_b＝Ｖ_X−（ｍ／ｎ）Ｖ_R＝（Ｔ₄／Ｔ）Ｖ_C 一方、比較器４の正入力電圧Ｖ_y（図２中）は、 Ｖ_y＝（Ｖ_a−Ｖ_C）／８＋Ｖ_C と表される。また、比較器４の出力が反転した次のクロックが立ち上がる時刻を ｔ₃とすると、この時の時間Ｔ₆（ｔ₃−ｔ₂）は一定とし、クロック周期Ｔのｐ倍 とすると、 Ｔ₆＝ｐ・Ｔ ただし、ｐは整数の関係となり、時刻ｔ₃での比較器４の正入力電圧Ｖ_yは、 Ｖ_y＝Ｖ_C−（１／８）・｛（ｐＴ＋Ｔ₄）／ＣＲ｝Ｖ_R ＝（ＴＶ_R／ＣＲ）｛１−（１／８）（ｐ＋Ｔ₄／Ｔ）｝ と表される。この上式において、Ｔ₄／Ｔは、１より小さいので、 Ｔ₄／Ｔ＝１−（１／８）ｐ となる。

【００１６】 故に、ｐを下位カウンタ５ｂによってダウンカウントすることにより、Ａ／Ｄ 変換結果は、 （８−ｐ）＋ｍ×８ となる。

【００１７】 このように上記実施例によれば、上位ビット変換後、その誤差の逆積分を行う ことにより、分解能を向上できるため、従来のものより高分解能であっても、変 換時間が長くなることはない。

【００１８】

【考案の効果】

以上、実施例と共に具体的に説明したように、本考案によれば、高速、高分解 能な２重積分型Ａ／Ｄ変換器を実現できる。

【図面の簡単な説明】

【図１】本考案の２重積分型Ａ／Ｄ変換器のブロック構
成図である。

【図２】図１装置の具体例を示す構成図である。

【図３】図２の動作を説明する波形図である。

【図４】図２の動作を説明する波形図である。

【図５】従来の２重積分型Ａ／Ｄ変換器の一例を示す構
成図である。

【図６】図５の動作説明図である。

【符号の説明】

Ｖ_X アナログ未知入力 Ｖ_ref，Ｖ_C 基準電圧 １ 積分器 ４ 比較器 ５ カウンタ回路 ６ 電圧保持器 ７ 減衰器 ８ スイッチ制御回路 ２２〜２６ スイッチ ９１ 上位カウンタゲート ９２ 下位カウンタゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 積分器と、 この積分器に選択的に基準電圧Ｖ_Rを入力する第１のス
   イッチと、 前記積分器に選択的にアナログ未知電圧Ｖ_Xを入力する
   第２のスイッチと、 前記積分器の出力Ｖ_aと基準電圧Ｖ_Cが入力され、（Ｖ_a
   −Ｖ_C）／ｋ＋Ｖ_Cを出力する減衰器と、 前記積分器の出力Ｖ_aが第３のスイッチを介して入力さ
   れ、この第３のスイッチがオンの時は入力電圧を出力
   し、オフになるとその直前の電圧を保持する電圧保持器
   と、 この電圧保持器の出力と、第４のスイッチを介して入力
   される前記減衰器の出力および第５のスイッチを介して
   入力される前記基準電圧Ｖ_Cとを比較する比較器と、 前記第１〜第５のスイッチの制御信号を与えるスイッチ
   制御回路と、 前記比較器の出力が入力され、カウンタ回路の上位カウ
   ンタにクロックを通過または遮断する上位カウンタゲー
   トと、 前記比較器の出力が入力され、カウンタ回路の下位カウ
   ンタにクロックを通過または遮断する下位カウンタゲー
   トとを備えた構成としたことを特徴とする２重積分型Ａ
   ／Ｄ変換器。