JPH0145164Y2 - - Google Patents
Info
- Publication number
- JPH0145164Y2 JPH0145164Y2 JP1982180548U JP18054882U JPH0145164Y2 JP H0145164 Y2 JPH0145164 Y2 JP H0145164Y2 JP 1982180548 U JP1982180548 U JP 1982180548U JP 18054882 U JP18054882 U JP 18054882U JP H0145164 Y2 JPH0145164 Y2 JP H0145164Y2
- Authority
- JP
- Japan
- Prior art keywords
- communication
- mechanical switch
- ram
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 17
- 230000005856 abnormality Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【考案の詳細な説明】
本考案は通信装置に係り、さらに詳しくいえ
ば、メカニカルスイツチで機器アドレスが設定さ
れる複数の通信機器が共通の通信線を介して相互
間で通信を行う通信装置に関するものである。
ば、メカニカルスイツチで機器アドレスが設定さ
れる複数の通信機器が共通の通信線を介して相互
間で通信を行う通信装置に関するものである。
従来のこの種の通信装置の一例の概略を第１図
に示し説明すると、図において、CM1〜CMoは
メカニカルスイツチで機器アドレスが設定される
複数の通信機器で、これら各通信機器CM1〜
CMoは共通の通信線Ｌを介して相互間で通信を
行うように構成されている。
に示し説明すると、図において、CM1〜CMoは
メカニカルスイツチで機器アドレスが設定される
複数の通信機器で、これら各通信機器CM1〜
CMoは共通の通信線Ｌを介して相互間で通信を
行うように構成されている。
そして、IF1〜IFoは各通信機器CM1〜CMoに設
けられた通信インターフエースで、この通信イン
ターフエースIF1〜IFoが実装されたプリント基板
にはメカニカルスイツチからなるアドレススイツ
チ（図示せず）を有し、このアドレススイツチを
手動でセツトし、そのスイツチ自体の診断は異常
に気づいて初めて行うという手段が採られてお
り、通常は行わないように構成されている。
けられた通信インターフエースで、この通信イン
ターフエースIF1〜IFoが実装されたプリント基板
にはメカニカルスイツチからなるアドレススイツ
チ（図示せず）を有し、このアドレススイツチを
手動でセツトし、そのスイツチ自体の診断は異常
に気づいて初めて行うという手段が採られてお
り、通常は行わないように構成されている。
CONT1〜CONToは制御演算を行いかつ自己
へ与えられた個有の通信アドレスを用い相互間に
おいて制御上のデータ通信を行うコントローラで
ある。
へ与えられた個有の通信アドレスを用い相互間に
おいて制御上のデータ通信を行うコントローラで
ある。
しかしながら、このような通信装置において
は、操作者の設定したアドレスと実際のメカニカ
ルスイツチで示されるアドレスに食い違いが生ず
ることにより、通信に不都合が現われるおそれが
あつた。
は、操作者の設定したアドレスと実際のメカニカ
ルスイツチで示されるアドレスに食い違いが生ず
ることにより、通信に不都合が現われるおそれが
あつた。
このように、通常、通信線Ｌに接続された複数
の通信機器CM1〜CMoは通信インターフエース
IF1〜IFoの機器アドレスとしてメカニカルスイツ
チで設定され、通信線Ｌ上で唯一のアドレスを持
つように決められるが、上記メカニカルスイツチ
は機械的な接点のため、振動および使用環境条件
などで故障する確率が高いという欠点を有してい
る。
の通信機器CM1〜CMoは通信インターフエース
IF1〜IFoの機器アドレスとしてメカニカルスイツ
チで設定され、通信線Ｌ上で唯一のアドレスを持
つように決められるが、上記メカニカルスイツチ
は機械的な接点のため、振動および使用環境条件
などで故障する確率が高いという欠点を有してい
る。
本考案は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は上記スイツチ自体の故障検出を
行う機能を有し、同時に２つの同一アドレスを存
在することを回避することができる通信装置を提
供することにある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は上記スイツチ自体の故障検出を
行う機能を有し、同時に２つの同一アドレスを存
在することを回避することができる通信装置を提
供することにある。
このような目的を達成するため、本考案は各通
信機器は複数個の半導体集積回路メモリ（RAM
やROM）あるいはインプツト／アウトプツトな
どの周辺装置、パスなどから構成されるマイクロ
コンピユータを含むと共にメカニカルスイツチを
有する通信インターフエースを具備し、上記メカ
ニカルスイツチの設定状態を機器アドレスとして
電源投入当初に読み込み、メモリに格納してお
き、通常このメモリに格納されたアドレスを機器
アドレスとして使用すると共に、定期的にアドレ
スに関しメモリの内容とスイツチの状態を比較
し、不一致を検出したときに異常を表示するよう
にしたもので、以下、図面に基づき本考案を詳細
に説明する。
信機器は複数個の半導体集積回路メモリ（RAM
やROM）あるいはインプツト／アウトプツトな
どの周辺装置、パスなどから構成されるマイクロ
コンピユータを含むと共にメカニカルスイツチを
有する通信インターフエースを具備し、上記メカ
ニカルスイツチの設定状態を機器アドレスとして
電源投入当初に読み込み、メモリに格納してお
き、通常このメモリに格納されたアドレスを機器
アドレスとして使用すると共に、定期的にアドレ
スに関しメモリの内容とスイツチの状態を比較
し、不一致を検出したときに異常を表示するよう
にしたもので、以下、図面に基づき本考案を詳細
に説明する。
第２図は本考案による通信装置の一実施例を示
すブロツク図で、説明に必要な部分のみを示す。
すブロツク図で、説明に必要な部分のみを示す。
この第２図において第１図と同一符号のものは
相当部分を示し、通信機器CM1〜CMoはそれぞ
れ通信インターフエースIF1〜IFoとマイクロコン
ピユータCPU1〜CPUoおよびメモリRAM1〜
RAMo（ランダムアクセスメモリ）、メモリROM1
〜ROMo（リードオンリメモリ）ならびに表示部
LPとから構成されている。
相当部分を示し、通信機器CM1〜CMoはそれぞ
れ通信インターフエースIF1〜IFoとマイクロコン
ピユータCPU1〜CPUoおよびメモリRAM1〜
RAMo（ランダムアクセスメモリ）、メモリROM1
〜ROMo（リードオンリメモリ）ならびに表示部
LPとから構成されている。
そして、上記通信インターフエースIF1〜IFoを
実装したプリント配線板にはそれぞれ機器アドレ
スを設定するアドレス・スイツチ（メカニカル・
スイツチ）が設けられ、このメカニカルスイツチ
の設定状態をそれぞれメモリRAM1〜RAMoに読
み込み格納しておき、通常、このメモリRAM1〜
RAMoに格納されたアドレスを通信機器アドレス
として使用するように構成され、これら各通信機
器CM1〜CMoが共通の通信線Ｌを介して相互間
で通信を行うように構成されている。
実装したプリント配線板にはそれぞれ機器アドレ
スを設定するアドレス・スイツチ（メカニカル・
スイツチ）が設けられ、このメカニカルスイツチ
の設定状態をそれぞれメモリRAM1〜RAMoに読
み込み格納しておき、通常、このメモリRAM1〜
RAMoに格納されたアドレスを通信機器アドレス
として使用するように構成され、これら各通信機
器CM1〜CMoが共通の通信線Ｌを介して相互間
で通信を行うように構成されている。
また、マイクロコンピユータCPU1〜CPUoは
通信インターフエースIF1〜IFoのプリント基板に
設けらたメカニカルスイツチにより設定された機
器アドレスを自己に対応するメモリRAM1〜
RAMoにそれぞれ読込む機能と、メモリRAM1〜
RAMoに読込んだ機器アドレスとメカニカルスイ
ツチにより設定された機器アドレスとを定期的に
比較し、両者が一致しているか否かを判定する判
定機能を有しており、これら各機能はマイクロコ
ンピユータCPU1〜CPUoにそれぞれ対応するメ
モリROM1〜ROMoに記憶されたプログラムによ
り実行されるように構成されている。そして、上
記マイクロコンピユータCPU1〜CPUoによる判
定の結果、両者の不一致を検出したとき表示部
LP1〜LPoによつてその異常を表示するように構
成されている。
通信インターフエースIF1〜IFoのプリント基板に
設けらたメカニカルスイツチにより設定された機
器アドレスを自己に対応するメモリRAM1〜
RAMoにそれぞれ読込む機能と、メモリRAM1〜
RAMoに読込んだ機器アドレスとメカニカルスイ
ツチにより設定された機器アドレスとを定期的に
比較し、両者が一致しているか否かを判定する判
定機能を有しており、これら各機能はマイクロコ
ンピユータCPU1〜CPUoにそれぞれ対応するメ
モリROM1〜ROMoに記憶されたプログラムによ
り実行されるように構成されている。そして、上
記マイクロコンピユータCPU1〜CPUoによる判
定の結果、両者の不一致を検出したとき表示部
LP1〜LPoによつてその異常を表示するように構
成されている。
つぎにこの第２図に示す実施例の動作を第３図
を参照して説明する。第３図は第２図の動作説明
に供する概要フローチヤートである。
を参照して説明する。第３図は第２図の動作説明
に供する概要フローチヤートである。
まず、例えば、電源投入時メカニカルスイツチ
の正常を確認した後、そのメカニカルスイツチで
設定されるアドレスをマイクロコンピユータ
CPU1〜CPUoによりそれぞれ自己に対応するメ
モリRAM1〜RAMoに読込む。そして、このメモ
リRAM1〜RAMoに読込み記憶されたアドレスを
自分の機器アドレスとして通常は共通の通信線Ｌ
を介して相互間で通信を行う。
の正常を確認した後、そのメカニカルスイツチで
設定されるアドレスをマイクロコンピユータ
CPU1〜CPUoによりそれぞれ自己に対応するメ
モリRAM1〜RAMoに読込む。そして、このメモ
リRAM1〜RAMoに読込み記憶されたアドレスを
自分の機器アドレスとして通常は共通の通信線Ｌ
を介して相互間で通信を行う。
つぎに、定期的にメモリRAM1〜RAMoに読込
んだ機器アドレスとメカニカルスイツチにより設
定された機器アドレスとを比較し、不一致が検出
されると表示部LP1〜LPoで異常を表示する。
んだ機器アドレスとメカニカルスイツチにより設
定された機器アドレスとを比較し、不一致が検出
されると表示部LP1〜LPoで異常を表示する。
このような動作の概要を第３図のフローチヤー
トは示したものである。
トは示したものである。
このように、メモリRAM1〜RAMoは通常、定
期的に自己診断されるので、信頼性はスイツチよ
りははるかに高い。
期的に自己診断されるので、信頼性はスイツチよ
りははるかに高い。
かくして、同時に２つの同一アドレスの存在す
ることを回避することができる。
ることを回避することができる。
以上説明したように、本考案によれば、複雑な
手段を用いることなく、定期的にアドレスに関し
メモリ内容とスイツチの状態を比較するという簡
単な構成によつて同時に２つの同一アドレスの存
在することを回避することができるので、実用上
の効果は極めて大である。
手段を用いることなく、定期的にアドレスに関し
メモリ内容とスイツチの状態を比較するという簡
単な構成によつて同時に２つの同一アドレスの存
在することを回避することができるので、実用上
の効果は極めて大である。
第１図は従来の通信装置の一例の概略を示すブ
ロツク図、第２図は本考案による通信装置の一実
施例を示すブロツク図、第３図は第２図の動作説
明に供するフローチヤートである。 CM1〜CMo……通信機器、Ｌ……通信線、IF1
〜IFo……通信インターフエース、CPU1〜CPUo
……マイクロコンピユータ、RAM1〜RAMo，
ROM1〜ROMo……メモリ、LP1〜LPo……表示
部。
ロツク図、第２図は本考案による通信装置の一実
施例を示すブロツク図、第３図は第２図の動作説
明に供するフローチヤートである。 CM1〜CMo……通信機器、Ｌ……通信線、IF1
〜IFo……通信インターフエース、CPU1〜CPUo
……マイクロコンピユータ、RAM1〜RAMo，
ROM1〜ROMo……メモリ、LP1〜LPo……表示
部。
Claims (1)
- メカニカルスイツチで機器アドレスが設定され
る複数の通信機器が共通の通信線を介して相互間
で通信を行う通信装置において、前記複数の通信
機器はそれぞれマイクロコンピユータを含むと共
にメカニカルスイツチを有する通信インターフエ
ースを具備し、かつ前記メカニカルスイツチの設
定状態を機器アドレスとして電源投入当初に読込
み格納するメモリを備え、さらに前記マイクロコ
ンピユータによつて前記メモリに読込んだ機器ア
ドレスと前記メカニカルにより設定された機器ア
ドレスとを定期的に比較し、不一致を検出したと
き異常を表示する表示手段を備えたことを特徴と
する通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982180548U JPS5986760U (ja) | 1982-12-01 | 1982-12-01 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982180548U JPS5986760U (ja) | 1982-12-01 | 1982-12-01 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986760U JPS5986760U (ja) | 1984-06-12 |
| JPH0145164Y2 true JPH0145164Y2 (ja) | 1989-12-27 |
Family
ID=30391451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982180548U Granted JPS5986760U (ja) | 1982-12-01 | 1982-12-01 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986760U (ja) |
-
1982
- 1982-12-01 JP JP1982180548U patent/JPS5986760U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986760U (ja) | 1984-06-12 |
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