JPH0145656B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、同時に作動する少くとも２つの端末
装置と、共通プロセツサ装置と、第１の個数の周
辺装置と、前記のプロセツサ装置、前記の端末装
置および前記の周辺装置を相互接続するデータバ
スとによつてデータフアイルを処理するオフイス
システムに関するものである。

端末ステーシヨン（端末局）は通常、アルフア
ニユーメリツク（文字・数字等）データや制御信
号を入力するキーボードと、このようなアルフア
ニユーメリツクデータ、例えば１行に40個のキヤ
ラクタを有する25行のデータを表示する表示装置
と、場合によつてフオーグラウンド
（foreground）メモリや、（小型）プロセツサや、
出力装置のような他の素子を有する。出力装置と
しては例えばデイジーホイールプリンタのような
キヤラクタプリンタがある。周辺装置は、特に磁
気デイスクメモリのような１個以上のバツクグラ
ウンドメモリ、或いは例えば回転ドラムを有する
高速キヤラクタプリンタを以つて構成することが
できる。上述した種類のオフイスシステムはしば
しば用いられており、行に組織化され、一定の形
状を有するアルフアニユーメリツクキヤラクタよ
り成るテキスト材料を処理およびフアイリングす
るのに用いる場合に良好な結果が得られる。キヤ
ラクタは例えば、７×９ドツトの標準フオーマツ
トを有するマトリツクスキヤラクタとすることが
できる。キヤラクタの組はいわゆるグラフイツク
キヤラクタにより拡張することもでき、テキスト
を図を用いてある程度説明することもできる。

オフイスにおける作業には多量のドキユメント
を伴なう。ドキユメントは、オフイスシステムの
メモリ内にデータを入れる前に、例えばキヤラク
タ認識装置によつてキヤラクタ符号の列に変換し
うる。しかし、このようなOCR装置は高価であ
り、誤りを生じやすい。更に、多くのドキユメン
トは、図、サインおよび欄外中の注釈のようにア
ルフアニユーメリツクでは分類できないデータを
含んでいる。

本発明の目的は、ドキユメントをキヤラクタ符
号に変換することなく完全な形態でオフイスシス
テム内に入力せしめるようにし、この際ドキユメ
ント読取装置とメモリ装置と表示装置との間で必
要とするマスデータ伝送を速くしかもプロセツサ
装置を側路するように行ない、従つてこのプロセ
ツサ装置が長い時間占有されないようにし、これ
によりプロセツサ装置の処理容量がほんのわずか
で足り、オフイスシステムを依然として種々の端
末装置によつて同時に用いうるようにすることに
ある。

本発明は、同時に作動する少くとも２つの端末
装置と、共通プロセツサ装置と、第１の個数の周
辺装置と、前記のプロセツサ装置、前記の端末装
置および前記の周辺装置を相互接続するデータバ
スとによつてデータフアイルを処理するオフイス
システムにおいて、ドキユメントフアイルを更新
する為に、且つ第２の個数の補助装置間で、すな
わち少くとも ａ 走査パターンに応じてドキユメント領域をラ
イン状に且つライン当りでは画素状に走査する
ドキユメント読取装置 ｂ 前記の走査パターンに応じて前記のドキユメ
ント領域の全画素情報をリバーシブルに記憶す
る為の書込み−読出しメモリ； ｃ 前記のドキユメント領域の全画素情報を表示
する表示装置； ｄ 前記のドキユメント領域の全画素情報をフア
イリングする為の光学的書込みおよび読取り手
段を有するデジタルビデオデイスクを具えるメ
モリ装置 間でマスデータの伝送を行なう為に、スイツチン
グ装置を設け、該スイツチング装置が、 Ａ 前記の補助装置の各々に対して対応して構成
され、関連の補助装置に対する第１接続ライン
と、前記のデータバスへの第２接続ラインと、
第３接続ラインと、制御接続ラインとを有する
スイツチングモジユールであつて、該スイツチ
ングモジユールが第１状態にある際に前記の第
１接続ラインおよび第２接続ラインが透過的に
相互接続され、前記のスイツチングモジユール
が第２状態にある際に前記の第１接続ラインお
よび第３接続ラインが相互接続されるようにし
たスイツチングモジユール； Ｂ 前記の第３接続ラインのすべてが結合された
少くとも１つの第１内部データ高速接続ライン
および少くとも１つの第２内部データ高速接続
ライン； Ｃ 制御および選択信号を受け、応答信号をデイ
スバツチする為にデータバスに接続された第１
制御ラインと、前記の第１状態または所望に応
じ前記の第２状態を得る為の選択信号を出力す
る為に、また前記の第２状態にあつて前記の第
２の個数の補助装置のうちの４個を以つて同時
に存在する２対の補助装置を形成し、これら２
対の補助装置を前記の第１および第２内部デー
タ高速接続ラインをそれぞれ経て相互接続する
為に、関連のスイツチングモジユールの制御接
続ラインに接続された関連の制御出力端子と、
マスデータの伝送後に終了信号を受け、これに
応答して関連の内部データ高速接続ラインを釈
放する為の信号入力端子とを有する制御部材； Ｄ 内部データ高速接続ラインを経て供給される
同期信号によりハンドシエーキングに当り同期
させられたスイツチングモジユールが前記の第
２状態にある際にドキユメント領域の画素情報
のマスデータ伝送を達成するデータ流れ制御素
子 を具えたことを特徴とする。

本発明によれば、種々の補助装置間のマスデー
タ伝送と、スイツチング装置を補助装置に適合さ
せるのとをこのスイツチング装置内で良好に分離
させて行なうことができる。更に、補助装置の
各々は各別の対応して構成したスイツチングモジ
ユールを経てデータバス、従つてプロセツサ装
置／端末装置か、或いは内部データ高速接続ライ
ン（highway）のいずれかに接続される。従つ
て、スイツチングモジユールの構成はこれらのス
イツチングモジユールのレベルで密集させること
なく簡単に維持される。このような密集は必要に
応じ例えば任意のプロセツサ或いは分散型の任意
の機構によりデータバスのレベルで除去される。
更に、プロセツサ装置は補助装置間のマスデータ
伝送を連続的にモニタする必要がない為、プロセ
ツサ装置は比較的簡単なもので充分である。更
に、スイツチング装置をモジユラ構造にすること
ができ、このことは、このスイツチング装置をス
イツチングモジユール／補助装置の個数およびス
イツチング装置内の内部データ高速接続ラインの
個数の双方に関して容易に拡張することができる
ということを意味する。前述した“透過性”或い
は“透過的”とは、スイツチングモジユール内の
いかなるバツフアリングも多くとも１つの単位デ
ータ群（例えばビツト或いはバイト）の深さを有
するように組織化されているということを意味す
るものとする。

第３の個数ｎの内部データ高速接続ラインを用
いる場合には、各スイツチングモジユールの第３
接続ラインがｎ本のラインを有し、これらｎ本の
ラインの各々を各別の内部データを高速接続ライ
ンに結合し、各スイツチングモジユールが、ｎか
ら１を取る選択を前記のｎ本のラインで達成せし
めるｎ個の第２状態を有するようにするのが好ま
しい。この場合、内部データ高速接続ライン自体
を極めて簡単な構成にすることができ、従つて選
択機能をスイツチングモジユール内に存在させる
ことができる。この場合、マスデータ伝送を補助
装置自体でモニタおよび同期化することができ
る。従つて、補助ステーシヨン自体が所望に応じ
マスデータ伝送を中断或いは終了させることがで
きる。

好ましくは、デジタルビデオデイスクを有する
メモリ装置に対し、保管装置を設け、該保管装置
がｋ個の別個の保管位置と、前記のメモリ装置お
よび保管装置に対し共通のローデイング位置を有
し、選択可能なビデオデイスクを関連の保管位置
とローデイング位置との間で移送させる選択／移
送装置を設け、前記の保管装置が、他の周辺装置
として前記のデータバスに接続される第２の制御
部材を有するようにする。複数個のビデオデイス
クを有するメモリ装置の機械的な組織化はオラン
ダ国特許出願第8102495号（特願昭57−86408号）
明細書に記載されている。その制御部材をデータ
バス／プロセツサ装置の周辺装置として構成する
場合には、伝送すべきデータの量の電気機械的選
択と実際のマスデータ伝送とが良好に分離して行
なわれ、この電気機械的選択中ほんのわずかの個
数の命令しか伝送する必要がなく、これをデータ
バスを経て容易に行なうことができる。この場
合、ビデオデイスクを有するメモリ装置を良好な
モジユラ構造にすることができるということをも
確かめた。ビデオデイスクを保管位置から電気機
械的に選択して取出すのはビデオデイスク上のデ
ータブロツクを電気的／電気機械的に選択する場
合に比べて極めて遅い。このことを考慮しても、
制御部材を周辺装置として構成するのが好まし
い。

本発明は、対応して構成した少くとも６個のス
イツチングモジユールを設けた、上述した種類の
オフイスシステムに用いるスイツチング装置にも
関するものである。この場合も、スイツチングモ
ジユールの内部構造を優れたモジユラ型とするこ
とができる。

図面につき本発明を説明する。

第１図はオフイスシステムの一構成例を示すブ
ロツク線図である。中央データ処理装置はコンピ
ユータ５２から成つている。本例のこのコンピユ
ータはオランダのエヌ・ベー・フイリツプス・フ
ルーイランペンフアブリケン社により製造されて
いるP857型の市販のミニコンピユータとする。
他社製のミニコンピユータを用いることもできる
が、これらについては説明を省略する。“ミニコ
ンピユータ”という言葉自体や、これによつて特
徴づけられる機械の種類はデータ処理分野におい
て広く用いられているものとする。コンピユータ
は周辺装置用の制御（インタフエース）装置５
８，６０，６２，６４と、中央処理装置５４と、
汎用処理用のメモリ５６と、これらの部分を相互
接続する汎用データバス６７と、周辺装置用の他
のインタフエース装置６６とを有している。これ
らのインタフエース装置はブロツクで示してあ
り、上記のミニコンピユータは実際には周辺装置
用の接続部を有しており、各接続部は独自のチヤ
ネルインタフエース装置を有している。インタフ
エース装置６４は例えば明細書前文に記載した通
常の型の３つの端末装置６８，７０および７２の
為のものである。インタフエース装置６２は第１
の個数の周辺装置７４，７６，７８の為のもので
ある。周辺装置７４は、プログラムデータ、中間
データおよびユーザデータを記憶する通常の磁気
デイスクメモリである。周辺装置７６は多数のビ
デオデイスクを有するメモリ装置用の制御装置で
ある。これらのビデオデイスクは休止状態では、
対応する数の保管位置に例えば一致軸を有する平
行デイスクとして配置されている。多数の保管位
置は１つの保管モジユールを構成するように組合
せることができる。また、１つ以上の作動位置も
ある。これらのビデオデイスクは把持機構によつ
て選択してローデイング位置に移動させることが
できる。また第２の把持機構によりビデオデイス
クをローデイング位置から作動位置に移動させる
ことができる。ある場合には、複数の保管モジユ
ールがあるようにすることができる。この場合、
これら保管モジユールを共通の移送位置を有する
ように互いに結合させる。従つて、保管位置から
作動位置までの通路は、まず最初に１つ以上の移
送位置を経て、次にローデイング位置を経て延在
する。作動位置の領域には、例えば既に回転して
いるビデオデイスクの表面を走査するレーザ素子
の形態の読取装置が配置されている。また、レー
ザ素子の形態の書込み装置も存在させることがで
きる。ローデイング位置までの通路は周辺装置７
６の一部を構成し、残りの部分は後に説明するよ
うに補助装置３２／３４の一部を構成する。

ブロツク７８は他の通常の周辺装置、例えば回
転ドラムを有する高速プリンタを示す。コンピユ
ータ、作業位置および周辺装置７４，７８自体は
既知であり、これら自体は本発明の一部を構成し
ないが、有効な大量のデータ（マスデータ）の伝
送を達成する為に本発明のシステム中に単に導入
してあるだけである。このことは後に詳細に説明
する。

第１図の左側の部分のブロツク図は特に第２の
個数の補助装置を示し、これら補助装置は原則的
にドキユメント領域に関連したデータを、特に
種々の補助装置間のマスデータの伝送によつて処
理するのに適したものである。

これらの補助装置（ブロツク２０〜３８）の中
で、ブロツク２０はドキユメント読取装置を示
す。この読取装置においては、例えば標準フオー
マツトDINA₄（21.0×29.7cm）のドキユメントが
ライン走査され、走査データが白黒を表わすビツ
トの列に変換される。通例のテキストの構成で
は、例えば縦方向の１mm当り7.7本の走査線が用
いられ、走査線１mm当り８個のドツトが用いられ
ている。従つて、標準のA4フオーマツトを有す
るドキユメント領域は約4Mビツトのデータ量を
生じる。従つて、任意のデータ内容（テキストや
２進の或いは２進化された図）を有するドキユメ
ントを、オフイスシステム内に入力させる為のビ
ツト列に変換することができる。走査を行なう為
に、既知の一次元の或いは二次元のマトリツクス
のフオトダイオードが、並列−直列変換の為のシ
フトレジスタ（例えば電荷結合素子を有するも
の）とともに設けられている。この、また他の補
助装置の機械的な構成に関しては説明を省略す
る。その理由は、補助装置とデータバス６７との
間のデータ伝送のみが本発明に関連しているだけ
である為である。画素当りのデータ自体は多値と
することができ、オフイスシステムにおいてその
ように処理することができるも、このことは簡単
の為に説明しない。

ブロツク２２は、テキストを出力せしめたり更
新せしめたりしうる通常の種類のワードプロセツ
サを示す。このワードプロセツサはキヤラクタ組
織化プリンタ（キヤラクタ・オーガナイズド・プ
リンタ）を有するものとすることができる。アル
フアニユーメリツク（文字・数字等）テキストや
他の制御信号は局部的に発生せしめることができ
る。このようなワードプロセツサは数社によつて
市販されており、本発明は特にこれらワードプロ
セツサに関連しない為にこれらの説明は省略す
る。

ブロツク２４は像中の冗長度を減少させる作用
をするイメージ（像）プロセツサを示す。ドキユ
メント読取装置２０から得られる白黒構成情報の
ような通常の白黒構成情報は可成り大きな冗長度
を有している。この冗長度は既知の所定の符号に
よつて減少せしめることができる。イメージプロ
セツサは符号化により冗長度を減少せしめること
ができ、復号化により完全な１：１の像を再構成
せしめることができる。この場合、冗長度の小さ
な像を記憶（ブロツク３２に）せしめることがで
きる。

ブロツク２６は、ドキユメント領域（例えばド
キユメント読取装置２０によつて走査されるA4
ドキユメント）或いはイメージプロセツサ２４か
らの１つの完全な像のすべてのデータを記憶しう
る書込み−読出しメモリを示す。このメモリは通
常のランダムアクセスメモリとして構成し、その
記憶容量は4Mビツトとする。アドレシングは、
データの基本量（エレメント）の各伝送により計
数値が増大するアドレスカウンタにより行なわれ
る。データバス上での伝送速度を極めて速くする
為には、上述した基本データ量が８よりも多いビ
ツトを有し、これらビツトをバツフアリングする
ようにすることができる。関連のバツフアと出力
部との間には、前記の基本量とバイト列伝送との
間の変換を行なう変換器が設けられている。

ブロツク２８は、例えば陰極線管と、これに関
連する１ページ当りの書込み−読出しメモリとを
有する表示装置を示す。陰極線管および書込み−
読出しメモリは、ドキユメント領域がドキユメン
ト読取装置により走査されるという規定に適合し
たものとする。ドキユメントは必ずしも元のフオ
ーマツトで表示する必要はなく、所定の拡大或い
は縮小を行なうこともできる。しかし、１走査線
当りの画素の数や１画素当りの走査線の本数は同
じに保つ。１画素当りの画素数が多くなるという
ことを除いて、上述した表示装置は通常のビデオ
表示装置である。

ブロツク３０は、紙或いは同様な材料上にハー
ドコピーを形成するプリント装置を示す。このコ
ピーは、ブロツク２０で走査した一枚のドキユメ
ントから得た、或いはイメージプロセツサ２４、
メモリ２６またはワードプロセツサ２２から得た
全情報を含んでいる。（ワードプロセツサ２２を
アルフアニユーメリツクモードからグラフイツク
（図形）モードに切換えうる場合には、例えば処
理画像に追加のテキストを与えることができる。）
プリント装置は、例えば静電プリント素子を用い
た通常のフアクシミリプリンタとすることができ
る。ブロツク３２は、ドキユメント領域の全画素
状情報をフアイリングする為の光学的書込みおよ
び読出し装置を有するビデオデイスクを具えるメ
モリ装置を示す。ビデオデイスクは均一の速度で
駆動させ、その表面に例えば光レーザにより変更
を加え、ビツトパターンを記憶させるようにする
ことができる。これらの変更部はレーザによつて
検出することもできる。このメモリ装置は外部に
対するインタフエース装置や、第８図につき説明
する多数の他の素子をも有している。

ブロツク３４は、データの読出しを行ないうる
だけであるという点を除いてブロツク３２に相当
するメモリ装置である。

ブロツク３６は、例えば電話回線へ音響結合す
ることにより外部に低速データ接続するインタフ
エース装置であり、これらの電話回線は数キロボ
ーの伝送容量を有する。このような場合には、ブ
ロツク３６は並−直列変換器を有している。その
理由は、データ接続が一般に直列に行なわれる為
である。外部からの或いは外部へのデータ伝送は
一般にメモリ２６を経て行なわれる。複数本の内
部高速データラインがある為、上述したように必
要に応じ低速とするマスデータの伝送の実行中ス
イツチング装置全体が阻止されない。

ブロツク３８は、例えば48キロボーの容量を有
する外部への高速データ接続用のインタフエース
装置である。その他の点に関しては、このインタ
フエース装置はインタフエース装置３６と同であ
る。

補助装置２０〜３８の各々は、各別の接続ライ
ンを経てスイツチング装置４０に接続されてい
る。矢印で示すようにこれらの接続ラインの幾つ
かにおいてはデータ伝送方向は一方向のみであ
り、残りの接続ラインにおいてはデータ伝送方向
は両方向である。制御信号は常に両方向に転送さ
れる。実際には、補助装置を交換し、スイツチン
グ装置へのすべての接続ラインを同一に（双方向
データ伝送が可能となるように）することができ
る。他の構成では、補助装置の数を異ならせるこ
とができる。これら補助装置のすべてを同じ位置
（オフイス）に置くことができ、またはこれら補
助装置を端末装置６８，７０，７２の１つ以上に
機能的に結合し、これら端末装置とともに別個の
位置に置くこともできる。このような補助装置と
端末装置との組合せをワークステーシヨンと称す
る。スイツチング装置４０は依然として補助ステ
ーシヨン間の接続を達成する。本例は別個のコン
ピユータ５２を有している。ワークステーシヨン
は分散形演算容量を有するものとし、コンピユー
タ網が関係するようにすることができる。この場
合、例えば分散形の割当機構によりデータバスの
割当てを行なうことができる。この場合、データ
バスは端末装置、周辺装置およびスイツチング装
置を直接接続する。

すべての補助装置はスイツチング装置４０を経
てコンピユータ（ブロツク５８および６０）中の
独自の接続ラインに直接接続される。更に、スイ
ツチング装置は多数の内部高速データラインを有
しているも、図面を簡単とする為にこれらのうち
の２本（４２，４４）のみを示す。内部高速デー
タラインと、補助ステーシヨン２０〜３８への接
続ラインとの各交点に菱形図形を示す。この菱形
図形は２本の交差接続ラインを分離させたり相互
接続したりしうるスイツチが存在していることを
示す。従つて本例では、所定のいかなる時にも各
別の内部高速データラインを経て２対の補助装置
間でマスデータの伝送を行なうことができる。デ
ータ伝送は例えば、ドキユメント読取装置２０か
ら表示装置２８に、また書込み−読出しメモリ２
６からビデオデイスクメモリ装置３２に行なうこ
とができる。多数の内部高速データラインがある
場合には、補助装置の対を２つよりも多く同時に
形成しうること勿論である。スイツチング装置４
０はマイクロコンピユータ５０を具えており、こ
のマイクロコンピユータはコンピユータ５２のイ
ンタフエース装置６６と制御信号を交換する。マ
イクロコンピユータ５０は、特にスイツチング装
置の内部高速データラインを経る対の補助ステー
シヨン間の接続を達成したり遮断したりすること
によりデータ交換の制御および実現を図る。

スイツチング装置の詳細な説明 第２図はスイツチング装置のブロツク線図であ
る。マイクロコンピユータ５０はコンピユータ５
２への接続ライン１００を有する。この接続ライ
ンに関してはCCITT基準によるインタフエース
プロトコル（protocol）Ｖ２４が規定されてい
る。このプロトコルではビツト列作動が行なわれ
る。また、1978年８月20日に発行された文献
Electronic Design Newの第89〜96頁“Serial
Ｉ／Ｏ thursts Indecomp into Asynchronous
Communicahions”（John Conway氏著）に記載
されたIEEE protocol EIA，RS.232.Cをも同様
に用いることができる。上述したオフイスシステ
ムにおいては、前者のプロトコルを、コンピユー
タ５２とマイクロコンピユータ５０との間で、ま
たコンピユータ５２と周辺装置７４，７６，７８
および端末装置６８，７０，７２との間で通信を
行なう為の基準として選択した。マイクロコンピ
ユータは第９図のブロツク線図に応じて構成した
ものであり、この第９図につき最初に説明する。
このマイクロコンピユータは以下の部分を有す
る。

ａ） 制御メモリに対して４キロROMバイトと
作業結果に対して２キロRAMバイトとを、ま
たバス２０６における信号の流れを制御する装
置（バス管理装置）をも（プリント回路板上
に）有するSignetics2650型（シグネテイツク
ス社製）のマイクロプロセツサ２００； ｂ） ライン２１４および２１６においてそれぞ
れ前記のプロトコルＶ２４を実行する２つのイ
ンタフエース装置２０２，２０４；これらのイ
ンタフエース装置の双方で第１図のライン１０
０を構成する。これらの２つのインタフエース
装置は並列に接続されている。これらインタフ
エース装置を用いる理由は、所定の条件の下
で、応答信号が例えば補助装置から到来するま
で待ち作動を前記のプロトコルＶ２４により生
ぜしめる為である。このような応答信号が到来
しない場合には、制御信号の伝送がその間阻止
されるであろう。このような場合、２つのイン
タフエース装置の一方が待ち状態に設定され、
他方のインタフエース装置は依然として制御信
号を伝送しうる状態に維持しうる。これらイン
タフエース装置の各々は、Ｖ２４仕様に応じて
ライン駆動素子（ドライバ）とライン受信機と
を具えるSignetics 2651VART（Universal
Asynchronous Receiver Transmitter）モジ
ユールより成る。

ｃ） ブロツク２０６で示すマイクロプロセツサ
バス；このバスは多数の一方向或いは双方向接
続ラインであり、他のモジユールへの接続ライ
ンを、データの流れの方向を示す矢印を付して
示してある。

ｄ） 各補助装置をマイクロプロセツサに対して
記憶位置としてアドレスする入力装置（メモリ
マツプ入力装置）２０８；この入力装置には、
各補助装置に対して、１ビツトの幅を有する信
号入力端子が設けられている。詳細な例では最
多で16個の補助装置を接続しうる為、ライン２
１２は16本の１ビツトラインを経て入力装置２
０８に接続する。従つて、関連のスイツチング
モジユールが第２状態にある場合に、各補助装
置はマスデータの伝送が続いているか否かを表
わす信号（第４図における信号ACT）を生じ
うる。入力装置２０８は、マイクロプロセツサ
２００が補助装置に対する（16個の）アドレス
の１つをバス２０６に発生するのを検出する検
出器を具えている。この入力装置は次に、選択
した応答信号をマイクロプロセツサにデイスパ
ツチするよう作動動させられる。

ｅ） 各補助装置をマイクロプロセツサに対して
記憶位置としてアドレスする出力装置（メモリ
マツプ出力装置）２１０；明瞭とする為にこの
モジユールをブロツク２０８よりも詳細に示
す。メモリマツプ出力装置は指標付きアドレス
を有する命令を用いうるように、すなわち使用
可能化（イネーブル）する。アドレスデコーダ
５００は最上位から13個のアドレスビツト
（13MSB）を受け、これらビツトを予定のメモ
リマツプ出力モジユールのアドレスと比較す
る。素子５０２はメモリ書込み命令を検出し、
これを検出した場合にライン５０４にイネーブ
ル信号を生じる。素子５０６は32ビツトの幅を
有するラツチ回路を具えており、このラツチ回
路はエヌ・ベー・フイリツプス・フルーイラン
ペンフアブリケン社によつて製造された
HEF4724型のものとする。このラツチ回路は
ライン５０４における信号によつて作動させら
れる。素子５０６の出力は４×８ビツトの幅を
有している。またライン５０８における最下位
から２つのアドレスビツト（2LSB）の各可能
な組合せにより８ビツトの幅を有する４つの出
力の１つを選択する。実際には、これらの出力
の第８制御ビツトは使用しない。制御出力は各
補助装置に対して与えられる為、図示のモジユ
ール２１０は４個設ける。補助装置の16進アド
レスは“7000”から“700F”まであり、アド
レスの幅全体は15ビツトになる。信号の伝送方
向および制御信号路の幅を除いて、入力装置２
０８と出力装置２１０とは同様に作動する。ラ
イン２１２は第２図におけるライン１１４に相
当する。

第２図を再び参照するに、スイツチング装置４
０は電源装置（記号的にのみ示す）１０２や、実
際の内部データ高速接続ラインをも有しており、
これら接続ラインの接続を、スイツチング電子装
置を有するブロツク１０５で示す。接続すべき最
多で16個の補助装置の各々に対し、スイツチング
モジユール１０６（SWC0〜SWCF）を設ける。
スイツチングモジユールSWC0のライン１０８は
関連の補助装置に接続する為のものであり、ライ
ン１１０はコンピユータ５２に接続する為のもの
である。これらラインの各々は15ビツトの幅、す
なわち８個のデータビツトと７個の制御ビツトと
の幅を有している。更に、スイツチングモジユー
ルSWC0はマイクロコンピユータ５０に接続され
る。この目的の為に、ライン１１２は後述するよ
うに８ビツトの幅を有するようにする。ライン１
１２を16本組合せたものがライン１１４に相当す
る。スイツチングモジユールSWC0〜SWCFのす
べてはマイクロコンピユータにより並列的に制御
され、従つてライン１１４は16×（７＋１）＝128
ビツトの幅を有する。また、すべてのスイツチン
グモジユールSWC0〜SWCFはすべての内部デー
タ高速接続ライン（ブロツク１０４）にも接続す
る（第１図においては２つの高速接続ラインのみ
を示してある）。各内部データ高速接続ラインは
10ビツトの幅、すなわち８データビツトと同期ハ
ンドシエーキングを達成する為の２ビツトとの幅
を有している。本例では、６つの内部データ高速
接続ラインがあり、これらの選択は常にスイツチ
ングモジユール内で行なわれる。この目的の為
に、ライン１１６の幅を６×10＝60ビツトとす
る。また、すべてのスイツチングモジユールを内
部データ高速接続ラインに並列に接続する。ま
た、これらスイツチングモジユールには、内部デ
ータ高速接続ラインの終端インピーダンスを形成
する為に、２つの終端素子１１８，１２０をも接
続する。このことは、ラインの各々が（６×10）
ビツトの幅を有するということを意味する。従つ
て、ライン１２２の全体の幅は18×60＝1080ビツ
トとなる。

ライン１０８等における通信はバイト列プロト
コルに応じて行なわれる。この手続きは以下の通
りである。補助装置間でのマスデータの伝送が必
要でない場合には、１０８および１１０に相当す
るラインは各スイツチングモジユール内で互互接
続される。従つて、補助装置（第１図における２
０〜３８）は、これらがあたかも周辺装置７４，
７８のようなコンピユータの周辺装置であるかの
ように作動する。実際には、周辺装置と補助装置
との相違は、主として、補助装置のみがスイツチ
ング装置の内部データ高速接続ラインに直接接続
されるという組織的な相違である。一方、装置を
所定通りに技術的に実現したものは補助装置とし
て用いうるばかりではなく、周辺装置として接続
することができる。しかし、コンピユータ５２
は、ライン１０８（或いは他のスイツチングモジ
ユールにおける対応するライン）におけるバイト
列プロトコルの制御が（ライン１１２を経て）マ
イクロコンピユータ５０によつて行なわれるよう
な信号をライン１００に供給することができる。
ブロツク１０４における内部データ高速接続ライ
ンの幅を考慮して、マスデータの伝送を補助装置
（SWC0〜SWCF）の６対の補助装置間で同時に
行なうことができる。補助装置の特性が許す限
り、データ伝送を両方向で行なうことができる。
マイクロコンピユータ５０はブロツク１０５にお
けるスイツチング電子装置の状態信号をも受ける
為、（いかなる）マスデータの伝送の進行をも分
る。これらの状態信号は必要に応じコンピユータ
５２に供給する。

終端素子１１８，１２０は各ビツトラインに対
して２つの抵抗を有している。ビツトラインは
220オームの抵抗を終て＋５ボルトの電位点に接
続され、330オームの抵抗を経て接地される。従
つて、内部データ高速接続ラインの物理的な終端
部においては極めてわずかな反射しか生じない。

スイツチング装置（DAS）４０における内部
データ高速接続ラインの数が十分でない場合があ
る。第２図は、スイツチング装置DASと同じ素
子を有する第２のスイツチング装置DAS′を用い
ることにより上記の数を増やす方法を示す。スイ
ツチング装置DAS′の素子はスイツチング装置
DASの素子の符号にダツシユを付して示す。対
応するスイツチングモジユールは相互接続されて
おり、元来補助装置の為のものであつた接続ライ
ン１０８は、元来コンピユータに接続する為のも
のであつたスイツチングモジユールSWC0′の接
続ライン１１１に接続する。一方、接続ライン１
１０はコンピユータに対して予約したままに維持
する。従つて、スイツチングモジユール
SWC0′の第２接続ライン１０９は周辺装置に対
して予約されている。スイツチング電子装置
MPE′の制御接続ライン１０１は制御接続ライン
１００とともにデータラインに接続する。従つ
て、接続ライン１０８および１１１は同じもので
ない。しかし、接続ライン１０９および１１０を
相互接続して、接続ライン１０８および１１１を
それぞれ周辺装置およびコンピユータに接続しう
る状態に維持することもできる。２つの（又はそ
れよりも多い）スイツチング装置が存在する場合
には、スイツチングモジユール間の接続パターン
を常に同じにする必要がなく、例えばスイツチン
グモジユールSWC0をコンピユータに直接接続
し、スイツチングモジユールSWC1を周辺装置に
直接接続することができる。また、スイツチング
モジユールの所定の対を相互接続しない状態に維
持することもでき、従つて補助装置に対する可能
な接続方向の数を制限することができる。使用し
たすべてのスイツチング装置は必ずしも互いに同
じ個数の内部データ高速接続ラインを有するよう
にする必要はない。

接続すべき補助装置の個数はその内部データ高
速接続ライン（ブロツク１０４）を相互接続する
ことによつても増やすことができる。

スイツチングモジユールの詳細な説明 第３図は、スイツチング装置中の複数の同一の
スイツチングモジユールSWC（０〜Ｆ）のうちの
１個を示すブロツク線図である。マイクロコンピ
ユータ５０に接続される制御接続ライン１１２は
７＋１ビツトの幅を有する。この目的の為に、イ
ンターフエース回路１３０を設け、このインタフ
エース回路によりライン１３２を経てスイツチン
グモジユールの他の部分と制御信号を交換する。
このインタフエース回路は、エヌ・ベー・フイリ
ツプス・フルーイランペンフアブリケン社製の
HEF40097型のバツフア回路を以つて構成する。

スイツチングモジユールSWCは更に単方向的
に作用する４つの接続素子を経て双方向データバ
ス１１６に接続する。まず、バイト列データ（常
に８ビツトの幅を有する）に対する受信機１２４
と、バイト列データに対する送信機１２２とを設
ける。また、制御信号に対する送信機１２６およ
び受信機１２８をも設ける。送信機１２２，１２
６はチヤネルセレクタ１３２，１３４により作動
させられ、これらチヤネルセレクタは６ビツト信
号によつて常に内部データ高速接続ラインの１つ
を開く。このような６ビツト信号は、例えば関連
の割当てられた内部データ高速接続ラインに対し
てビツトライン当り設けられたANDゲートを開
く多くとも１つの“１”ビツトを有する。この６
ビツト信号の“０”はANDゲートを閉じる効果
を有する。送信状態にあつては、双方のチヤネル
セレクタ１３２，１３４が作動し、受信状態にあ
つてはチヤネルセレクタ１３４のみが作動する。
これらチヤネルセレクタは、矢印で示すこれらの
入力端子に３ビツト信号を受け、この３ビツト信
号は復号すると内部データ高速接続ラインを示
す。この３ビツト信号はインタフエース回路１３
０により供給される。

受信機１２４，１２８はそれぞれ６×８および
６×２ラインで６倍の入力信号を受ける。素子１
３６は１バイトの幅を有する受信信号の多くとも
１つで導通する、８倍の７から１を取る、すなわ
ち８×７から８×１を取る（eight―fold7−to−
１）マルチプレクサである。このマルチプレクサ
の制御信号は素子１３０により入力端子１４０に
供給される。同様に、素子１３８はその入力端子
１４２に制御信号が供給される２倍の６から１を
取る、すなわち２×６から２×１を取る
（double6−to−１）マルチプレクサである。

スイツチングモジユールをコンピユータ５２に
適合させるのはインタフエース素子１４４によつ
て行なう。スイツチングモジユールの内部とこの
インタフエース素子１４４との間には、単方向的
に作動する２つの８ビツトデータライン１４６，
１４８と、１つの双方向制御ライン１５０（一方
向で５ビツト）、他の方向で２ビツト）とを設け
る。ライン１４８はマルチプレクサ１３６に接続
する。

ライン１０８を経て接続すべき補助装置にスイ
ツチングモジユールを適合させるのは、インタフ
エース素子１５２によつて行なう。２つの単方向
８ビツトデータライン１４６／１５４および１５
６と、１つの制御ライン１５８とをインタフエー
ス素子１４４とスイツチングモジユールの内部と
の間に接続し、これらのラインをライン１５０と
同様に組織化する。ライン１４６／１５４は送信
機１２２およびインタフエース素子１４４に接続
する。ライン１５６はマルチプレクサ１４０から
生じる。インタフエース素子１４４，１５２もそ
れぞれの入力端子１６２，１６０において素子１
３０から制御信号を受ける。

素子１６４は、素子１３０から入力端子１６６
に供給される信号によつて選択される２つの状態
を有する制御セレクタである。これにより制御ラ
イン１５８を、インタフエース素子１４４に結合
されたライン１５０或いは制御ライン１６８のい
ずれかに選択的に結合しうる。制御ライン１６８
（７ビツトの幅を有する）は２ビツトの制御ライ
ン１７０，１７２とともにデータ流れ制御素子１
７４に結合する。この制御素子１７４にクロツク
パルスを供給する為に、局部発振器１８０を設け
る。データ流れ制御素子１７４は後に説明するよ
うに、ライン１７６／１７８を経て素子１３０と
制御信号を交換する。

スイツチングモジユールSWCは明確に区別し
うる２つの作動モードを有する。第１のモードで
は、制御セレクタ１６４が第３図で下側の状態に
あり、従つてライン１０８および１１０の７制御
ビツトライン間でスイツチングモジユールが透過
性となる。データ伝送は、一方向ではインタフエ
ース素子１５２からインタフエース素子１４４に
直接、反対方向ではライン１４８、マルチプレク
サ１３６およびライン１５６を経て行なわれる。
従つて、スイツチングモジユールはデータライン
に対しても透過性となる。第２のモードでは、デ
ータ伝送、特にマスデータ伝送が、ブロツク１０
４（第２図）で示す内部データ高速接続ラインの
１つを経て行なわれ、その制御はコンピユータ５
２によつて行なわれない。その理由は、制御セレ
クタ１６４が第３図で上側の状態にある為であ
る。この場合の制御はデータ流れ制御素子１７４
によりライン１６８，１７０および１７２を経て
行なわれる。データ伝送は一方向ではライン１５
４を経て、反対方向ではマルチプレクサ１３６お
よびライン１５６を経て行なわれる。この場合、
ライン１７０および１７２を経て内部データ高速
接続ライン上で２線のハンドシエーキングが達成
される。

第４図はスイツチングモジユールの一部、特に
データ流れ制御素子１７４と、制御セレクタ１６
４と、インタフエース素子１４４および１５２の
制御区分との間の相互作用に関連した部分をより
一層詳細に示す。この第４図の右上部には、補助
装置（第３図のライン１０８に接続される）に対
するインタフエース素子１５２の制御区分を示
す。ゲート２２０のような出力方向のゲートは、
テキサス・インストルメント社製の74LS38型の
コレクタ開放型駆動素子を以つて構成する。入力
ゲート（例えばゲート２２１）もテキサス・イン
ストルメント社製の74132型のものとする。第４
図の左上部には、コンピユータ（ライン１１０に
接続される）に対するインタフエース素子１４４
の制御区分を示す。回路の他の部分において
NANDゲートとして示す素子は74LS00型のもの
とする。信号表示は以下の意味を有する。

：と相俟つて、補助装置に対しコンピユ
ータから生じる制御信号（命令）が存在す
るということを伝える。

：補助装置に対しバイト（命令或いは非命令
（データ）の存在を伝えるか或いは補助装
置がデータバイトを生ぜしめる（補助装置
が受信機および送信機として作用する）こ
とを要求する。

：関連の周辺装置に対し制御バイト或いはデ
ータバイトのブロツクが存在することを伝
える。

：信号に対する応答として作用し、従つ
て補助装置がバイトを受信したというこ
と、或いは伝送の為のバイトを準備したと
いうことを伝える。

：補助装置によつて開始されたマスデータ伝
送の終了を制御する。第４図における符号
の上のバーはこれら信号のすべての反転値
を用いるということを示す。

使用した他の素子は主としてテキサス・インス
トルメント社の74シリーズの集積回路から選択し
た。74LS08型のANDゲート２２２は作動モード
（第３図の制御セレクタ１６４）を制御する。こ
のゲート２２２が“０”を生じる場合には、デー
タ制御素子１７４はスイツチング装置の内部デー
タ高速接続ラインの１つを経るマスデータの伝送
を制御し、この場合信号およびが阻止さ
れる。ゲート２２２から論理値“１”が生じる
と、補助装置がコンピユータに接続される。この
“１”が存在する場合には、インバータ（74LS04
型）２２４の出力信号によりゲート２２６，２２
８を閉成する。信号，はマスデータ伝送
の実行に対して用いられない為、これら信号はこ
のようなマスデータ伝送中阻止される。マスデー
タ伝送の場合、信号およびはコンピユー
タに供給されず、他の場合にゲート２２６，２２
８が閉成される。信号，，は制御セレ
クタ（74157型）１６４のセレクタスイツチ２３
０に供給される。

第４図の他の部分は局部発振器（第３図に１８
０で示す）を有しており、この局部発振器は、抵
抗２３４（120Ω）および数個のインバータと関
連して帰還共振回路を構成する20MHzの水晶発
振子２３２を具えている。また、種々の信号間の
時間関係を正しいものとする為に、多数のゲート
と、順次に作動する論理素子とが存在する。素子
２３６は74LS74型のクロツクセツト・リセツト
（RS）フリツプフロツプであり、このフリツプフ
ロツプはそのデータ入力端子で信号＋Ｖを連続的
に受ける。このフリツプフロツプの反転出力端子
には信号が生じ、この信号がマイクロコン
ピユータ（第３図のライン１１２）におよびセレ
クタスイツチ２３０に供給される。フリツプフロ
ツプ２３６の非反転出力端子はANDゲートを経
て、セレクタスイツチ２３０およびシフトレジス
タ２３８に接続する。フリツプフロツプ２３６の
クロツクパルス入力端子にはマイクロコンピユー
タから信号STを供給する。フリツプフロツプ２
３６のリセツト入力端子にはマイクロコンピユー
タからANDゲートを経て信号を供給し、また
補助装置から信号およびの一致信号をも
供給する。

素子２３８は74LS164型のシフトレジスタであ
り、このシフトレジスタはそのデータ入力端子で
信号DMを受けうる。このシフトレジスタMR
（リセツト）入力端子は、補助ステーシヨン用の
信号TRに対するセレクタスイツチ２３０の入力
端子と並列に接続する。このシフトレジスタには
局部発振器からクロツク信号が供給される。後に
説明する信号DMRはANDゲート２４６によつて
形成する。更に、出力信号Ｑ１，Ｑ２の論理関数
を素子２４０，２４２に供給する。

素子２４０は素子２３６と同じものである。こ
の素子２４０の反転出力はNANDゲート２４８
において、スイツチング装置の内部データ高速接
続ライン上でのハンドシエーキングによつて生ぜ
しめられた信号と合成される。

素子２４２は素子２４０と同じものである。こ
の素子２４２の出力信号TRSはスイツチング装
置の内部データ高速接続ラインにおける２線ハン
ドシエーキングの他の同期信号を構成する。

素子２４４は素子２３８と同じものである。こ
の素子２４４のクロツク入力端子には局部発振器
から信号が供給される。素子２４４のデータ入力
端子には信号DMSが供給され、MR入力端子に
は信号＋Ｖが供給される。この素子２４４の２つ
の出力Ｑ１，Ｑ２はNANDゲート２５０で合成
される。この素子２４４の一方の入力端子を、
（74LS04型の）インバータ（このインバータ自体
は図示しない）を表わすループで示す。第４図の
回路は更に以下の外部接続ラインをも有する。

：マイクロコンピユータにより供給され、受
信作動を可能化（エネイブル）する信号。

：マイクロコンピユータにより供給され、関
連のスイツチングモジユールに対してマス
データ伝送の終了を指示する信号。

Ｐ９：補助装置からのデータバイトを記憶するこ
とを第６図の回路に伝える信号。

Ｐ１０：信号がコンピユータの接続を表わす
アドレス“０”に対し有効であるというこ
とを第５図の回路により伝える信号。

２５２：第５図の信号に関して信号Ｐ１０と
同じ。

信号およびの双方が有効である場合に
は、コンピユータと補助装置との間で透過性接続
が達成されている。信号およびはマイクロ
コンピユータにより供給される。

Ｐ１４，Ｐ１５：両方向駆動装置３０２（コンピ
ユータのデータラインに対するもの；第６
図）および３００（補助装置に対するも
の）を制御する信号。

第５図は、第３図の素子DR１２（１２６）、
REC２（１２８）、CHSEL２（１３４）および
MUX２（１３８）を有し、同期信号に関するス
イツチングモジユールの第２の区分を詳細に示す
ブロツク線図である。ブロツク２５４は、
74LS138型のデコーダ／デマルチプレクサを示
す。選択はマイクロコンピユータから供給される
３つのアドレスビツトにより行なわれる。本例で
は、８つの可能な符号のうち６つのみを用い、こ
れら６つの符号の各々がスイツチング装置の６つ
の内部データ高速接続ラインの各々に対応するも
のとする。デコーダ／デマルチプレクサの接続ラ
イン（エネイブル端子）Ｅ３は電源電圧点に接続
し、その反転入力端子Ｅ２は接地する。また、反
転入力端子Ｅ１には第４図の回路と並列に信号
ERが供給される。従つて、関連のスイツチング
モジユールの補助装置をデータ受信機として作用
せしめることができる。第５図のブロツク２５４
のデータ出力端子“０”は第４図の入力端子２５
２に接続される。第５図の上側半部と下側半部と
は互いに対応する部分を以つて構成する。ブロツ
ク２５５のデータ出力端子“０”は第４図の入力
端子Ｐ１０に接続する。ブロツク２５４および２
５５の２つのデータ出力端子“０”における信号
はスイツチングモジユールをコンピユータと補助
装置との間の透過性作動モードに設定する。ブロ
ツク２５４，２５５のデータ出力端子１〜６の
各々はスイツチング装置の６つの内部データ高速
接続ラインの１つを制御する（補助装置が送信機
として作動している場合に、信号TRSおよび
DMSがハンドシエーキングを維持する状態と、
補助装置がデータ受信機として作動している場合
には、信号TRRおよびDMRがハンドシエーキン
グを維持する状態との２つの状態のうちの一方の
みが常に有効となる）。ブロツク２５４，２５５
のデータ出力端子“７”は用いない。ブロツク２
５６はバツフア／ゲート素子である。このバツフ
ア／ゲート素子２５６は各入力端子に対して、直
列に接続されたインバータおよびNANDゲート
を有する。これら６個のNANDゲートは、ブロ
ツク２５４の出力信号の１つにより時間依存信号
DMRに対して選択的に導通せしめることができ
る。ブロツク２６３においても同様に信号TRS
を選択的に通るようにすることができる。

ブロツク２６１は74LS151型のデータセレク
タ／マルチプレクサである（ブロツク２６０も同
様である）。このブロツク２６１の選択入力端子
Ｓ０，Ｓ１，Ｓ２はブロツク２５４のアドレスビ
ツト入力端子と並列に接続する。また、ブロツク
２６１の入力端子Ｅはブロツク２５４のエネイブ
ル入力端子Ｅ１と並列に接続する。また、データ
入力端子１０は使用せずに接地する。他のデータ
入力端子Ｉ１〜Ｉ６には関連の内部データ高速接
続ラインから信号TR１〜TR６が供給される。
データ出力端子Ｙには前記の信号が生じる。

ブロツク２６０はブロツク２６１とほぼ同様に
接続する。しかし、このブロツク２６０のエネイ
ブル信号Ｅは信号ESから取り出す（この信号ES
はマイクロコンピユータにより接続ラインＰ８を
経て発生せしめられ、ブロツク２５５に対しても
同様に作用する）。この信号は関連のスイツチン
グモジユールの補助装置に対して伝送作動を可能
化（エネイブル）する。このブロツク２６０のデ
ータ入力端子Ｉ１〜Ｉ６にはブロツク２５６から
生じる信号DM１〜DM６が供給される。ブロツ
ク２６０のデータ出力端子には信号を生じ、
この信号は第４図のブロツク２４４に供給しう
る。本例ではブロツク２５４，２６１が作動する
か（受信機状態の場合）、或いはブロツク２５５，
２６０が作動するか（送信機状態の場合）、或い
はこれらブロツクのいずれも作動しない。従つ
て、出力ラインDM１〜DM６、TR１〜TR６は
双方向で作用する。

第６図は、特に第３図の素子DRI１（１２２）、
REC１（１２４）、CHSEL１（１３２）および
MUX１（１３６）を有し、データ信号に関する
スイツチングモジユールの第３の区分を詳細に示
すブロツク線図である。簡単の為に、データ通路
は８ビツトではなく４ビツトのみの幅を有し、ス
イツチング装置は、３つのアドレスビツトによつ
てアドレスされ並列に接続された２つのみの内部
データ高速接続ラインを有するものと仮定した。

素子３００および３０２はそれぞれ補助装置お
よびコンピユータに対するインタフエース素子を
構成する（４ビツトが双方向で伝送される）。こ
れらの素子は米国シグネテイツクス社製8T38型
の４重のライン受信機／遮断可能ライン駆動器で
ある。駆動はＰ１５およびＰ１４上の信号によつ
て行なわれる。素子３００が受けたデータは信号
Ｐ９による制御の下で74LS75型のラツチ回路
（ブロツク３０４）内に記憶させることができる。
このラツチ回路は２つのバツフア回路（４重出力
段74LS38）３０６，３０８に接続し、各内部デ
ータ高速接続ラインに対して１つのバツフア回路
を設ける。これらバツフア回路は74LS138型の素
子３１０により作動させる。この素子３１０の関
連の各出力端子にはインバータを設ける。この素
子３１０は３つのアドレスビツトと、伝送エネイ
ブル信号とを受ける。出力ライン“０”には
信号Ｐ１０が生じ、出力ライン１〜６の各々は内
部データ高速接続ラインの１つをアドレスする。
これら出力ラインをNANDゲートに接続するこ
とにより信号TRSと相俟つて信号TR１，TR２
（第５図参照）を生ぜしめる。データは内部デー
タ高速接続ラインから8T37型の４×２個の
NANDゲート３１２の一方の入力端子を経て供
給される。これらゲートの各々の他方の入力端子
は接地する。また、エネイブル信号として信号
ERを受け、更に内部データ高速接続ラインに対
する３ビツトアドレス（またはコンピユータに対
するアドレス“０”）をも受ける４つのセレクタ
３１４，３１６，３１８，３２０を設ける。これ
らセレクタの入力端子I₀には素子３０２から他の
データビツトを供給することができる。これらセ
レクタの出力データは素子３００に供給すること
ができる。

第７図はスイツチングモジユールにおける種々
の信号の時間線図である。この場合、マスデータ
伝送を２つの補助装置間で開始する。上側の12個
の信号は送信用の補助装置に関するものであり、
下側の12個の信号は受信用の補助装置に関するも
のであり、ER，ES，Ａ０，Ａ１，Ａ２，STお
よびBRはマイクロコンピユータによつて供給さ
れる。最後の２つの信号はマスデータ伝送中、内
部データ高速接続ライン上で同期ハンドシエーキ
ングを達成する為のものである。２つの補助装置
の各々は独自のスイツチングモジユールを有して
いる。第７図の左側下部でまず最初に受信用の補
助装置に対する初期変更が達成されている。すな
わち信号ESおよびERが低レベルとなつている。
これら信号ESおよびERはもともとアドレス０
（A0＝A1＝A2；低レベル）で高レベルにあり、
従つてコンピユータがアドレスされていた。アド
レスは調整され、信号ERは再びアクテイブ状態
となる。次に、始動信号を形成し、この始動信号
により第４図のフリツプフロツプ２３６を作動さ
せ、この作動状態を表わす信号（）をマイ
クロコンピユータに戻す。更に、信号は補助
装置に対して高レベルとなり、この補助装置がア
ドレスされる。次に（第７図の左側上部で）送信
用の補助装置が内部データ高速接続ラインに対す
る同一のアドレスにより同様にアドレスされる。
従つて、信号ばかりではなく信号も高レベ
ルとなる。信号STの終端部では信号が第４
図のフリツプフロツプ２４０を経てアクテイブ状
態となり、これにより矢印で示すようにハンドシ
エーキングが開始される。本例では、３つのデー
タバイトの列を転送する。転送の終る時には送信
用の補助装置アクテイブ信号を形成する。次
に送信用の補助装置が最初に不作動とされ、次に
受信用の補助装置も不作動となる。

送信用のスイツチングモジユールに対しては、
１バイト当り以下のシーケンスが行なわれる。

１） まず最初、フリツプフロツプ２４０が、バ
イトを伝送しうるという信号を発する。

２） 次に、補助装置が、バイトをデイスパツチ
しうるということを信号によりスイツチン
グモジユールに通知する。

３） 情報のこのバイトを内部データ高速接続ラ
インに送り、更にフリツプフロツプ２４０をリ
セツトする。

４） 内部データ高速接続ラインにより同期ハン
ドシエーキングを表わす信号（DM１：ここに
１は内部データ高速接続ラインの番号を表わ
す）を戻し、フリツプフロツプ２４０を再び作
動（アクテイブ）させる。

次に上述したサイクルを繰返すことができ
る。

受信用の補助装置に対しては信号がゲー
ト２４８およびセレクタスイツチ２３０を経て補
助装置に直接供給される。信号は直接戻され
（シフトレジスタ２３８はほんのわずかの遅延を
導入する）、フリツプフロツプの位置（状態）は
変化されないままに維持される。

コンピユータ５２およびスイツチング装置４０
間の相互作用は以下の通りである。コンピユータ
からスイツチング装置へのメツセージは３バイト
（１バイトは８ビツトより成る）より成つている。
第１バイトは制御バイトであり以下の値を有する
ようにすることができる。

COAC（16進の39）：補助装置の次の対のスイツチ
ングモジユールを作動させる。

COBR（16進の56）：補助装置の次の対のスイツチ
ングモジユールを不作動とする。

COBA（16進の65）：すべての補助装置のスイツ
チングモジユールを不作動とする。

第２および第３バイトは送信用の補助装置およ
び受信用の補助装置および受信用の補助装置をそ
れぞれ表わし、COBAの場合にはこれらのバイ
トは重要性を有しない。スイツチング装置からコ
ンピユータへのメツセージは２つのバイトより成
つている。

UNID（16進の32）：受信メツセージが認識できな
い。

INAG（16進の33）：メツセージCOBAの実効後の
応答。

MAX6（16進の36）：内部データ高速接続ライン
が得られない場合のメツセージCOAC後
の応答。

WRSE（16進の37）：要求した送信機が得られな
い場合のCOAC後の応答。

WRRE（16進の38）：受信機が得られない場合の
COAC後の応答。

SAME（16進の39）：送信機と受信機とが同じで
ある場合のCOAC後の応答。

これらすべての場合、第２バイトは重要性を有
しない。一方、２バイトメツセージは以下のもの
とすることもできる。

（HEX、6x−6y）：メツセージCOAC後の応
答。ここにｘおよびｙは２つの関連の補
助装置の番号であり、これら番号の値の
範囲は本例では0000〜1111である。

（HEX、7x−7y）：メツセージCOBRの実行
後の応答、或いは例えばデータ転送が関
連の２つの補助装置の一方によつて既に
終了された際のこれら補助装置の不作動
状態に関する応答。

第８図は補助装置のセツトアツプに関するいく
つかの他の詳細を示す。第８図には３つのブロツ
クが示されており、ブロツク４００は補助装置の
一般的なセツトアツプを部分的に記号的に示す。
矢印４０６はスイツチング装置への接続ライン、
すなわち８ビツトデータ通路と信号，，
IN，，，，（第７図における上か
ら８〜12番目の信号）に対する７つの制御ライン
とを示す。ブロツク４１０は上記の接続ライン４
０６と補助装置の内部データ高速接続ラインとの
間のインタフエース素子を示す。ブロツク４１２
はマイクロプロセツサのような内部データ処理装
置を示す。ブロツク４１４はランダムアクセス読
出し−書込みメモリを示す。ブロツク４１６は、
データバス４０８とブロツク４１８内の補助装置
の実際の機能部との間のインタフエース素子であ
る。これらの機能部は主として、例えばデイスク
メモリのトラツクをアドレスする制御信号や、関
連のトラツクに実際に到達しているということを
示す検出信号に対するアクチユエータおよび検出
器のような電気−機械変換器に関するものであ
る。マイクロプロセツサは例えばSignetics2650
或いはZilogZ80とすることができ、モジユール４
１０，４１４，４１６はこれに匹適しうる標準素
子とすることができる。補助装置からのデータの
流れはデータバスおよび接続ライン４０６を経て
行なわせることもできる。従つて、ワードプロセ
ツサのような通常の種々の補助装置を構成するこ
とができる。

しかし第８図は特に、デジタル光学記録（D.
O.R.）用のビデオデイスクを有する補助装置の
構成を示すものである。この場合、ブロツク４１
８における制御／検出機能は以下の機能に関する
ものである。

Γローデイング位置内に存在するビデオデイスク
を把持する機能。

Γビデオデイスクを静止している軸上に配置する
機能。

Γ前記の軸を単位時間当り適正な回転数まで加速
する機能。

Γ所望のトラツクをアドレスする機能。

Γ書込みおよび読出しの双方又はいずれか一方の
手段を上記のトラツク上にフオーカシングさ
せ、このトラツクを追従する機能。

Γ読出し、書込みおよび不作動位置間を選択する
機能。

Γ信号を書込む際に正しく変調するか或いは信号
を読出す際に復調する機能。

Γバースト誤りによる影響を最小とする為にデー
タセクタをバツフアリングするとともに情報を
インタリーブする機能。

Γ軸を静止させてビデオデイスクをローデイング
位置に復帰させる機能。

更に、ブロツク４００においては、正しいセク
タ位置（区分番号によるセクタ区分）がアドレス
されているか否かを、或いはこのセレクタ位置が
許容情報を含んでいるか（読取り作動の場合）又
は空があるか（書込み作動の場合）を検出する。
このブロツク４００は第１図にブロツク３２，３
４で示してあり、これらブロツクの各々が上述し
た制御装置を有するようにすることができる。

ブロツク４０２，４０４は一緒にして第１図に
ブロツク７６で示してある。このブロツクは、ブ
ロツク４００内の素子によつてビデオデイスクを
アドレスする前に作動させられるビデオデイスク
メモリの制御装置の部分に関するものである。ブ
ロツク４０２，４０４はブロツク４００と同様な
内容を有するが、このことをブロツク４０４に対
してのみ詳細に示す。内容量は、実効すべき制御
の複雑性が変化すると変化すること明らかであ
る。例えば、ある所定の場合に、制御を多数のマ
イクロプロセツサによつて行なう必要がある。ブ
ロツク４０４は64個のビデオデイスクに対する保
管モジユールを制御して、コンピユータによりア
ドレスされたビデオデイスクが保管位置から移送
位置に移るようにする。更に、第２の入移送位置
に移されたビデオデイスクを前の出移送位置に移
すことができる。

従つて、制御装置は特に以下の機能を実行する
ことができる。

Γ保管アドレスを受ける機能。

Γビデオデイスクが関連のアドレス位置に存在す
るか否かを検出し、例えばビデオデイスクを占
有位置に所望通りに配置することに関する情報
を伝える機能。

Γビデオデイスクが作動位置から保管位置への途
中にある限り、このビデオデイスクが、反対方
向に移送されている次のビデオデイスクに遭遇
してはならない為に、優先問題を解決する機
能。

Γビデオデイスクに対する把持機能の多数の単位
運動を制御する機能。

Γ把持機構およびビデオデイスクの実際の位置を
検知する機能。

保管モジユールは、保管モジユールの出移送位
置を次のモジユールの入移送位置と一致させるこ
とにより連結させることができる。

同様に、ブロツク４０２は移送モジユールを制
御する。このような移送モジユールは、保管モジ
ユールの出移送位置と一致する１つの（或いは２
つ以上とすることができる）入移送位置を有す
る。更に、上記の移送モジユールは実際の補助装
置（ブロツク４００）の対応するローデイング位
置と一致する１つ以上のローデイング位置を有す
る。従つて、装置をモジユラ構造とすることもで
きる。

第１図にブロツク７６で示すように、ブロツク
４０２，４０４はコンピユータの直接周辺装置を
構成する。従つて、ビデオデイスクを、スイツチ
ング装置がこれにより負荷されることなく、作動
位置に或いは保管位置に移送せしめることができ
る。これにより、組織化をより一層融通性に富ん
だものとすることができる。

【図面の簡単な説明】

第１図はオフイスシステムの一構成例を示すブ
ロツク線図、第２図はスイツチング装置の一構成
例を示すブロツク線図、第３図はスイツチング装
置内のスイツチングモジユールの一構成例を示す
ブロツク線図、第４図はスイツチングモジユール
のうちの、制御信号に関する第１の部分を示す詳
細回路図、第５図はスイツチングモジユールのう
ち、同期信号に関する第２の部分を示す詳細構成
図、第６図はスイツチングモジユールのうち、デ
ータ信号に関する第３の部分を示す詳細構成図、
第７図はスイツチングモジユール内の多数の信号
を示す時間線図、第８図は補助装置のセツトアツ
プの詳細を示す説明図、第９図はスイツチング装
置の制御部材を示すブロツク線図である。 ２０…ドキユメント読取装置、２２…ワードプ
ロセツサ、２４…イメージプロセツサ、２６…書
込み−読出しメモリ、２８…表示装置、３０…プ
リント装置、３２，３４…メモリ装置、３６，３
８…インタフエース装置、４０…スイツチング装
置、４２，４４…内部高速データライン、５０…
マイクロコンピユータ、５２…コンピユータ、５
４…中央処理装置、５６…メモリ、５８，６０，
６２，６４…制御（インタフエース）装置、６６
…インタフエース装置、６７…データバス、６
８，７０，７２…端末装置、７４，７６，７８…
周辺装置、１０２…電源装置、１０４…内部デー
タ高速接続ライン、１０５…スイツチング電子装
置、１０６…スイツチングモジユール、１１８，
１２０…終端素子、１２２，１２６…送信機、１
２４，１２８…受信機、１３０…インタフエース
回路、１３２，１３４…チヤネルセレクタ、１３
６，１３８…マルチプレクサ、１４４，１５２…
インタフエース素子、１６４…制御セレクタ、１
７４…データ流れ制御素子、１８０…局部発振
器、２００…マイクロプロセツサ、２０２，２０
４…インタフエース装置、２０６…マイクロプロ
セツサバス、２０８…入力装置、２１０…出力装
置、２３０…セレクタスイツチ、２３６，２４
０，２４２…フリツプフロツプ、２３８，２４４
…シフトレジスタ、２５４，２５５…デコーダ／
デマルチプレクサ、２５６，２６３…バツフア／
ゲート素子、２６０，２６１…データセレクタ／
マルチプレクサ、３００，３０２…インタフエー
ス装置、３０４…ラツチ回路、３０６，３０８…
バツフア回路、３１４，３１６，３１８，３２０
…セレクタ、４１０，４１６…インタフエース素
子、４１２…内部データ処理装置、４１４…ラン
ダムアクセス読出し−書込みメモリ、５００…ア
ドレスデコーダ、５０２…メモリ書込み命令検出
装置、５０６…ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 同時に作動する少なくとも２つの端末装置
   VDU１，VDU２と、共通プロセツサ装置CPU
   と、第１の個数の周辺装置７４，７８と、前記の
   プロセツサ装置、前記の端末装置および前記の周
   辺装置を相互接続するデータバス６７とによつて
   データフアイルを処理するオフイスシステムにお
   いて、 ドキユメントフアイルを更新する為に、且つ第
   ２の個数の補助装置２０〜３８間で、すなわち少
   くとも ａ 走査パターンに応じてドキユメント領域をラ
   イン状に且つライン当りでは画素状に走査する
   ドキユメント読取装置２０； ｂ 前記の走査パターンに応じて前記のドキユメ
   ント領域の全画素情報をリバーシブルに記憶す
   る為の書込み−読出しメモリ２６； ｃ 前記のドキユメント領域の全画素情報を表示
   する表示装置２８； ｄ 前記のドキユメント領域の全画素情報をフア
   イリングする為の光学的書込みおよび読取り手
   段を有するデジタルビデオデイスクを具えるメ
   モリ装置３２ 間でマスデータの伝送を行なう為に、スイツチン
   グ装置４０を設け、該スイツチング装置が、 Ａ 前記の補助装置の各々に対して対応して構成
   され、関連の補助装置に対する第１接続ライン
   １０８と、前記のデータバスへの第２接続ライ
   ン１１０と、第３接続ライン１１６と、制御接
   続ライン１１２とを有するスイツチングモジユ
   ールであつて、該スイツチングモジユールが第
   １状態にある際に前記の第１接続ラインおよび
   第２接続ラインが透過的に相互接続され、前記
   のスイツチングモジユールが第２状態にある際
   に前記の第１接続ラインおよび第３接続ライン
   が相互接続されるようにしたスイツチングモジ
   ユール１０６； Ｂ 前記の第３接続ラインのすべてが結合された
   少くとも１つの第１内部データ高速接続ライン
   ４２および少くとも１つの第２内部データ高速
   接続ライン４４； Ｃ 制御および選択信号を受け、応答信号をデイ
   スパツチする為にデータバスに接続された第１
   制御ライン１００と、前記の第１状態または所
   望に応じ前記の第２状態を得る為の選択信号を
   出力する為に、また前記の第２状態にあつて前
   記の第２の個数の補助装置のうちの４個を以つ
   て同時に存在する２対の補助装置を形成し、こ
   れら２対の補助装置を前記の第１および第２内
   部データ高速接続ラインをそれぞれ経て相互接
   続する為に、関連のスイツチングモジユールの
   制御接続ラインに接続された関連の制御出力端
   子１１４と、マスデータの伝送後に終了信号を
   受け、これに応答して関連の内部データ高速接
   続ラインを釈放する為の信号入力端子とを有す
   る制御部材５０； Ｄ 内部データ高速接続ラインを経て供給される
   同期信号によりハンドシエーキングに当り同期
   させられたスイツチングモジユールが前記の第
   ２状態にある際にドキユメント領域の画素情報
   のマスデータ伝送を達成するデータ流れ制御素
   子１１４ を具えたことを特徴とするオフイスシステム。 ２ 第３の個数ｎの内部データ高速接続ラインに
   対して用いる特許請求の範囲１記載のオフイスシ
   ステムにおいて、各スイツチングモジユールの第
   ３接続ラインがｎ本のラインを有し、これらｎ本
   のラインの各々を各別の内部データ高速接続ライ
   ンに結合し、各スイツチングモジユールが、ｎか
   ら１を取る選択を前記のｎ本のラインで達成せし
   めるｎ個の第２状態を有するようにしたことを特
   徴とするオフイスシステム。 ３ 特許請求の範囲１または２記載のオフイスシ
   ステムにおいて、デジタルビデオデイスクを有す
   るメモリ装置３２に対し、保管装置を設け、該保
   管装置がｋ個の別個の保管位置と、前記のメモリ
   装置および保管装置に対し共通のローデイング位
   置とを有し、選択可能なビデオデイスクを関連の
   保管位置とローデイング位置との間で移送させる
   選択／移送装置を設け、前記の保管装置が、他の
   周辺装置７６として前記のデータバスに接続され
   る第２の制御部材を有するようにしたことを特徴
   とするオフイスシステム。 ４ 特許請求の範囲１〜３のいずれか１つに記載
   のオフイスシステムにおいて、対応して構成した
   第１および第２のスイツチング装置を設け、一方
   のスイツチング装置における各別の第１スイツチ
   ングモジユールの第１接続ラインを他方のスイツ
   チング装置における各別の第２スイツチングモジ
   ユールの第２接続ラインに接続し、前記の第１ス
   イツチングモジユールの第２接続ラインをデータ
   バスに接続し、前記の第２スイツチングモジユー
   ルの第１接続ラインを関連の補助装置に接続した
   ことを特徴とするオフイスシステム。