JPH0145784B2 - - Google Patents
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- JPH0145784B2 JPH0145784B2 JP58007959A JP795983A JPH0145784B2 JP H0145784 B2 JPH0145784 B2 JP H0145784B2 JP 58007959 A JP58007959 A JP 58007959A JP 795983 A JP795983 A JP 795983A JP H0145784 B2 JPH0145784 B2 JP H0145784B2
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- transmission
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は多重データ送出方式、さらに詳しく言
えば、複数の回線よりのデータを時分割多重化し
て１本の伝送路にビツト多重にシリアル送出する
ための多重データ送出方式に関する。
えば、複数の回線よりのデータを時分割多重化し
て１本の伝送路にビツト多重にシリアル送出する
ための多重データ送出方式に関する。
技術の背景
データ交換機のように多数の端末との間でデー
タの送受を行なう装置においては、複数の回路よ
りのデータを時分割多重化して１本の伝送路に送
出することが行なわれる。
タの送受を行なう装置においては、複数の回路よ
りのデータを時分割多重化して１本の伝送路に送
出することが行なわれる。
第１図は、この種の装置の概要を示すものであ
る。図において、MPUはプロセツサ、MEMは
メモリ、DSUはデータ送出部、PRBはプロセツ
サ・バス、Ｌは伝送路である。
る。図において、MPUはプロセツサ、MEMは
メモリ、DSUはデータ送出部、PRBはプロセツ
サ・バス、Ｌは伝送路である。
そして、プロセツサMPUの制御により、メモ
リMEMに設定されている回線対応のデータ・バ
ツフア中のデータをデータ送出部DSUに転送し
て一時貯え、複数個の回線に対応する複数個デー
タを時分割多重化して伝送路Ｌに送出する。この
際プロセツサMPUは、伝送路クロツクと非同期
に動作させてよい。
リMEMに設定されている回線対応のデータ・バ
ツフア中のデータをデータ送出部DSUに転送し
て一時貯え、複数個の回線に対応する複数個デー
タを時分割多重化して伝送路Ｌに送出する。この
際プロセツサMPUは、伝送路クロツクと非同期
に動作させてよい。
第２図は、データ伝送の１例として１個のキヤ
ラクタ（例えば、数字、仮名、アルフアベツトの
文字等）を表わす７ビツトにパリテイ・チエツ
ク・ビツトを１ビツト付加して８ビツトのデータ
を調歩同期で伝送する例について示す。
ラクタ（例えば、数字、仮名、アルフアベツトの
文字等）を表わす７ビツトにパリテイ・チエツ
ク・ビツトを１ビツト付加して８ビツトのデータ
を調歩同期で伝送する例について示す。
伝送路Ｌは２種の電圧極性（ＡとＺ、あるいは
０と１）を示し、ビツト０、１を対応する極性で
伝送する。伝送路Ｌは常時は極性１を示してお
り、キヤラクタを表わす８ビツトのデータを調歩
同期式で送るときは、まづ、スタート・ビツト
ST“０”を送り、続いて８ビツトデータを送り、
さらにストツプ・ビツトSP“１”を送る。
０と１）を示し、ビツト０、１を対応する極性で
伝送する。伝送路Ｌは常時は極性１を示してお
り、キヤラクタを表わす８ビツトのデータを調歩
同期式で送るときは、まづ、スタート・ビツト
ST“０”を送り、続いて８ビツトデータを送り、
さらにストツプ・ビツトSP“１”を送る。
例えば数字５について、第２図ｂにキヤラクタ
５を表わす８ビツトのデータ（パリテイチエツ
ク・ビツトを含む）を示し、なおその伝送路上の
波形を示す。
５を表わす８ビツトのデータ（パリテイチエツ
ク・ビツトを含む）を示し、なおその伝送路上の
波形を示す。
第３図は、第２図に示すようなデータを時分割
多重化して伝送する際の原理を示す図である。
多重化して伝送する際の原理を示す図である。
図において、DSUはデータ送出部、Ｌは伝送
路で、それぞれ第１図のDSUとＬとに対応する。
データ送出部DSUはマルチプレクサMPXとｎ個
のシフト・レジスタSFR1〜SFRoと制御装置
CNTから構成される。DRUはデータ受信部であ
つて、デマルチプレクサDMPXとｎ個のシフ
ト・レジスタSFR1′〜SFRo′と制御装置CNTか
ら構成されている。Ｌは時分割多重化したデータ
の伝送路である。
路で、それぞれ第１図のDSUとＬとに対応する。
データ送出部DSUはマルチプレクサMPXとｎ個
のシフト・レジスタSFR1〜SFRoと制御装置
CNTから構成される。DRUはデータ受信部であ
つて、デマルチプレクサDMPXとｎ個のシフ
ト・レジスタSFR1′〜SFRo′と制御装置CNTか
ら構成されている。Ｌは時分割多重化したデータ
の伝送路である。
いま、回線１〜ｎ（図示していない。）の８ビツ
トのデータがデータ送信部DSUのシフト・レジ
スタSFR1〜SFRoに図のように格納されていると
する。すなわち、回線１のデータb11〜b81はシフ
ト・レジスタSFR1に、〜、回線ｎのデータb1o〜
b8oはシフト・レジスタSFRoに格納されている。
制御装置CNTの制御により回線１のデータの第
１のビツト位置のビツトb11がまづシフト・レジ
スタSFR1からマルチプレクサMPXに読み出さ
れ、次に回線２のデータの第１のビツト位置のビ
ツトb12がシフト・レジスタSFR2からマルチプレ
クサMPXに読み出され、このようにしてシフ
ト・レジスタSFR1〜SFRoから、各回線１〜ｎの
データの第１のビツト位置の各ビツトb11，b12〜
b1oが順次にマルチプレクサMPXに転送され、マ
ルチプレクサMPXにおいて時分割多重化されて
伝送路Ｌに送出される。
トのデータがデータ送信部DSUのシフト・レジ
スタSFR1〜SFRoに図のように格納されていると
する。すなわち、回線１のデータb11〜b81はシフ
ト・レジスタSFR1に、〜、回線ｎのデータb1o〜
b8oはシフト・レジスタSFRoに格納されている。
制御装置CNTの制御により回線１のデータの第
１のビツト位置のビツトb11がまづシフト・レジ
スタSFR1からマルチプレクサMPXに読み出さ
れ、次に回線２のデータの第１のビツト位置のビ
ツトb12がシフト・レジスタSFR2からマルチプレ
クサMPXに読み出され、このようにしてシフ
ト・レジスタSFR1〜SFRoから、各回線１〜ｎの
データの第１のビツト位置の各ビツトb11，b12〜
b1oが順次にマルチプレクサMPXに転送され、マ
ルチプレクサMPXにおいて時分割多重化されて
伝送路Ｌに送出される。
上記の各回線１〜ｎデータの第１のビツト位置
のビツトb11，b12，〜b1oが読み出されると、シフ
ト・レジスタSFR1〜SFRoの内容が１ビツトだけ
右方にシフトする。そして、上記と同様に各回線
１〜ｎのデータの第２のビツト位置のビツトb21，
b22〜b2oが伝送路Ｌに送出される。
のビツトb11，b12，〜b1oが読み出されると、シフ
ト・レジスタSFR1〜SFRoの内容が１ビツトだけ
右方にシフトする。そして、上記と同様に各回線
１〜ｎのデータの第２のビツト位置のビツトb21，
b22〜b2oが伝送路Ｌに送出される。
上記の処理を繰返し、シフト・レジスタSFR1
〜SFRoに格納されていた回線１〜ｎデータはデ
ータ受信部DRUに転送される。
〜SFRoに格納されていた回線１〜ｎデータはデ
ータ受信部DRUに転送される。
第３図Ｂは、この場合、上記伝送線路Ｌを転送
される各回線１〜ｎのデータのビツト構成を示す
ものである。各回線１〜ｎのデータは、まづ各回
線１〜ｎデータの第１のビツト位置のビツトを回
線１〜ｎの順に送出し、次いで第２、第３〜第８
ビツト位置のビツト回線１〜ｎの順に送出する。
される各回線１〜ｎのデータのビツト構成を示す
ものである。各回線１〜ｎのデータは、まづ各回
線１〜ｎデータの第１のビツト位置のビツトを回
線１〜ｎの順に送出し、次いで第２、第３〜第８
ビツト位置のビツト回線１〜ｎの順に送出する。
データ受信部DRUにおいては、第３図Ｂに示
す連続したビツトを受信し、デマルチプレクサ
DMPXにおいて分離し、シフト・レジスタSFR′1
〜SFR′oに１ビツトずつ順次に振り分ける。この
処理により、データ送信部DSUのシフト・レジ
スタSFR1のデータ、b11〜b81はデータ受信部
DRUのシフト・レジスタSFR′1に収納され、以
下同様にデータ送信部DSUのシフト・レレジタ
SFR2〜SFRoの内容はデータ受信部DRUのシフ
ト・レジスタSFR′2〜SFR′oにそれぞれ転送され、
データの転送が終了する。
す連続したビツトを受信し、デマルチプレクサ
DMPXにおいて分離し、シフト・レジスタSFR′1
〜SFR′oに１ビツトずつ順次に振り分ける。この
処理により、データ送信部DSUのシフト・レジ
スタSFR1のデータ、b11〜b81はデータ受信部
DRUのシフト・レジスタSFR′1に収納され、以
下同様にデータ送信部DSUのシフト・レレジタ
SFR2〜SFRoの内容はデータ受信部DRUのシフ
ト・レジスタSFR′2〜SFR′oにそれぞれ転送され、
データの転送が終了する。
従来技術と問題点
上記の原理に従つてデータを時分割多重化して
送出するに当つては、従来の技術に従えば、第４
図に示す構成の方式により行なつていた。
送出するに当つては、従来の技術に従えば、第４
図に示す構成の方式により行なつていた。
第４図は、従来の技術による多重データ送出方
式の一例の構成を示す図であり、第１図のものと
同様な構成を有する。すなわち、図において
DSUはデータ送出部、Ｌは伝送路、MPUはプロ
セツサ、MEMはメモリ、PRBはプロセツサ・バ
スである。
式の一例の構成を示す図であり、第１図のものと
同様な構成を有する。すなわち、図において
DSUはデータ送出部、Ｌは伝送路、MPUはプロ
セツサ、MEMはメモリ、PRBはプロセツサ・バ
スである。
第４図において、データ送出部DSUは、８ビ
ツトのデータを８個（８回線分）時分割多重化し
て送出する場合を示している。
ツトのデータを８個（８回線分）時分割多重化し
て送出する場合を示している。
データ送出部DSUはマルチプレクサMPXと８
個の回線に対応する８個のシフト・レジスタ
SFR0〜SFR7とを具えている。
個の回線に対応する８個のシフト・レジスタ
SFR0〜SFR7とを具えている。
メモリMEMには回線０〜７対応の送信情報を
貯えるデータ・バツフアDB＃0〜DB＃7が設定さ
れ、回線０〜７から送られてくる８ビツト・コー
ドの文字データ（キヤラクタ）を回線対応のデー
タ・バツフアDB＃0〜DB＃7に蓄積する。
貯えるデータ・バツフアDB＃0〜DB＃7が設定さ
れ、回線０〜７から送られてくる８ビツト・コー
ドの文字データ（キヤラクタ）を回線対応のデー
タ・バツフアDB＃0〜DB＃7に蓄積する。
データ・バツフアDB＃0〜DB＃7のデータ（キ
ヤラクタ）を調歩同期式で送出するには、まず、
回線０に対応するデータ・バツフDB＃0の第１番
目のキヤラクタ・データCHR01（８ビツト）をプ
ロセツサMPUの制御により、該回線０対応のシ
フト・レジスタSFR0に転送格納する。
ヤラクタ）を調歩同期式で送出するには、まず、
回線０に対応するデータ・バツフDB＃0の第１番
目のキヤラクタ・データCHR01（８ビツト）をプ
ロセツサMPUの制御により、該回線０対応のシ
フト・レジスタSFR0に転送格納する。
次に、回線１に対応するデータ・バツフアDB
＃1の第１番目のキヤラクタ・データCHR11を該
回線１対応のシフト・レジスタSPR1に伝送格納
する。このようにして、さらに回線２〜７に対応
するデータ・バツフアDB＃2〜DB＃7のそれぞれ
第１番目のキヤラクタ・データCHR21〜CHR71
を該回線２〜７対応のシフト・レジスタSFR2〜
SFR7に転送格納する。
＃1の第１番目のキヤラクタ・データCHR11を該
回線１対応のシフト・レジスタSPR1に伝送格納
する。このようにして、さらに回線２〜７に対応
するデータ・バツフアDB＃2〜DB＃7のそれぞれ
第１番目のキヤラクタ・データCHR21〜CHR71
を該回線２〜７対応のシフト・レジスタSFR2〜
SFR7に転送格納する。
なお、各シフト・レジスタSFR0〜SFR7はそれ
ぞれ10個の記憶セルを有し、上記の回線対応の８
ビツトのキヤラクタのデータは第２セルから第９
セルまで格納され、第１のセルにはスタート・ビ
ツトを、第10のセルにはストツプ・ビツトを格納
しておくものとする。
ぞれ10個の記憶セルを有し、上記の回線対応の８
ビツトのキヤラクタのデータは第２セルから第９
セルまで格納され、第１のセルにはスタート・ビ
ツトを、第10のセルにはストツプ・ビツトを格納
しておくものとする。
データ送出部DSUにおけるCLKは、伝送路Ｌ
を送られるデータに同期するクロツク発生回路、
CNTはカウンタであり、上記クロツク発出回路
CLKよりのクロツクを計数し、この場合、クロ
ツクを計数する毎にその計数値を選択線SELに送
出し、該数値でシフト・レジスタSFR0〜SFR7を
順次に指定して、指定されたシフト・レジスタの
右端のセルに収納されているデータ（ビツト）を
マルチプレクサMPXを経て伝送路Ｌに送出する。
を送られるデータに同期するクロツク発生回路、
CNTはカウンタであり、上記クロツク発出回路
CLKよりのクロツクを計数し、この場合、クロ
ツクを計数する毎にその計数値を選択線SELに送
出し、該数値でシフト・レジスタSFR0〜SFR7を
順次に指定して、指定されたシフト・レジスタの
右端のセルに収納されているデータ（ビツト）を
マルチプレクサMPXを経て伝送路Ｌに送出する。
該カウンタCNTがクロツクを８個計数したと
き、計数値は“０”に復帰するとともにオーバ
ー・フロー信号を発する。該オーバー・フロー信
号によりシフト指示SFTが各シフト・レジスタ
SFR0〜SFR7に送出され、該シフト・レジスタ
SFR0〜SFR7の内容は１セルだけ右方にシフトす
る。そして、今回シフト・レジスタSFR0〜SFR7
の右端のセルにシフトした内容について再び上記
と同様に時分割多重化して伝送路Ｌに送出する。
き、計数値は“０”に復帰するとともにオーバ
ー・フロー信号を発する。該オーバー・フロー信
号によりシフト指示SFTが各シフト・レジスタ
SFR0〜SFR7に送出され、該シフト・レジスタ
SFR0〜SFR7の内容は１セルだけ右方にシフトす
る。そして、今回シフト・レジスタSFR0〜SFR7
の右端のセルにシフトした内容について再び上記
と同様に時分割多重化して伝送路Ｌに送出する。
上記の動作に繰返して、シスト・レジスタ
SFR0〜SFR7の内容は相手方データ受信部に送出
される。
SFR0〜SFR7の内容は相手方データ受信部に送出
される。
上記の送出が終了し、シフト・レジスタSFR0
〜SFR1の内容が空となれば、メモリMEMのデ
ータ・バツフアDB＃0〜DB＃7のそれぞれに貯え
られている第２のキヤラクタ・データCHR02，
CHR12〜CHR72が前記と同様に送出され、この
ようにしてデータ・バツフアDB＃0〜DB＃7の内
容が相手方向に送出される。
〜SFR1の内容が空となれば、メモリMEMのデ
ータ・バツフアDB＃0〜DB＃7のそれぞれに貯え
られている第２のキヤラクタ・データCHR02，
CHR12〜CHR72が前記と同様に送出され、この
ようにしてデータ・バツフアDB＃0〜DB＃7の内
容が相手方向に送出される。
従来技術による多重データ送出方式は、第４図
に示すように回線対応にシフト・レジスタを設け
たので、回線数に比例して装置（回路）規模が大
きくなり、コストも装置規模に単純に比例して増
大する傾向にある。
に示すように回線対応にシフト・レジスタを設け
たので、回線数に比例して装置（回路）規模が大
きくなり、コストも装置規模に単純に比例して増
大する傾向にある。
なお、上記の第４図シフト・レジスタSFR0〜
SFR7を構成する場合、一般に入手容易な、４ビ
ツトのシフト・レジスタとして構成されたICを
使用すれば、１個のレジスタに３個のICを要し、
全体として24個のICが必要となる。
SFR7を構成する場合、一般に入手容易な、４ビ
ツトのシフト・レジスタとして構成されたICを
使用すれば、１個のレジスタに３個のICを要し、
全体として24個のICが必要となる。
また、この種の方式ではプロセツサ（第１図、
第３図、第４図におけるMPU）を使用して制御
するものが多いが、プロセツサの能力を十分に活
用できない場合が多く、余裕を残している場合が
多い。
第３図、第４図におけるMPU）を使用して制御
するものが多いが、プロセツサの能力を十分に活
用できない場合が多く、余裕を残している場合が
多い。
発明の目的
本発明は、上記のような多重データ送出方式に
おいて、従来技術による上記の欠点を除去し、プ
ロセツサの余裕能力を活用して、多重データ送出
方式の回路構成を単純化し、所要ICの数を減少
させることにより、より安価な装置を提供するこ
とを目的とする。
おいて、従来技術による上記の欠点を除去し、プ
ロセツサの余裕能力を活用して、多重データ送出
方式の回路構成を単純化し、所要ICの数を減少
させることにより、より安価な装置を提供するこ
とを目的とする。
発明の実施例
以下、本発明実施例を図面について説明する。
第５図は本発明の一実施例の接続図である。図
において、DSUはデータ送出部、Ｌは伝送路、
MPUはプロセツサ、MEMはメモリ、PRBはプ
ロセツサ・バスを示すことは、第１図、第４図の
場合と同様である。この実施例は第４図に示した
ものと同様に８ビツトのデータを８個（８回線
分）時分割多重化して送出するものである。
において、DSUはデータ送出部、Ｌは伝送路、
MPUはプロセツサ、MEMはメモリ、PRBはプ
ロセツサ・バスを示すことは、第１図、第４図の
場合と同様である。この実施例は第４図に示した
ものと同様に８ビツトのデータを８個（８回線
分）時分割多重化して送出するものである。
データ送出部DSUは、第４図の10ビツト用シ
フト・レジスタSFR0〜SFR7、８個の代りに10ビ
ツト×８ワードの容量をもつフアースト・イン・
フアースト・アウト・メモリFIFOを使用し、第
４図と同様の伝送路Ｌと同期するクロツク発生回
路CLKおよびカウンタCNTを具え、なおシフ
ト・イン指示送出用の制御回路CTLを具えてい
る。フアースト・イン・フアースト・アウト・メ
モリFIFOは周知のように、データを書き込んだ
順に読み出されるメモリである。
フト・レジスタSFR0〜SFR7、８個の代りに10ビ
ツト×８ワードの容量をもつフアースト・イン・
フアースト・アウト・メモリFIFOを使用し、第
４図と同様の伝送路Ｌと同期するクロツク発生回
路CLKおよびカウンタCNTを具え、なおシフ
ト・イン指示送出用の制御回路CTLを具えてい
る。フアースト・イン・フアースト・アウト・メ
モリFIFOは周知のように、データを書き込んだ
順に読み出されるメモリである。
メモリMEMには第４図と同様に回線０〜７
（図示せず）対応のデータ・バツフアDB＃0〜DB
＃7を設定されているが、なお、この外に８ビツ
ト用のアセンブリ・バツフアASMBが設定され
ている。
（図示せず）対応のデータ・バツフアDB＃0〜DB
＃7を設定されているが、なお、この外に８ビツ
ト用のアセンブリ・バツフアASMBが設定され
ている。
回線０〜７から送られてくる８ビツトコードの
キヤラクタを表わすデータは、回線対応のデー
タ・バツフアDB＃0〜DB＃7にそれぞれ蓄積され
る。
キヤラクタを表わすデータは、回線対応のデー
タ・バツフアDB＃0〜DB＃7にそれぞれ蓄積され
る。
データ・バツフアDB＃0〜DB＃7のデータ（キ
ヤラクタ）を調歩式同期で送信するには、まず、
メモリMEMのアセンブリ・バツフアASMB
（＃０〜＃７）の各ビツト位置＃０、＃１、＃２、
〜、＃７にスタート・ビツトST0〜ST7として
“０”を設定する。次にこれを読み出して、プロ
セツサ・バスPRBを経てフアースト・イン・フ
アースト・アウト・メモリFIFOに転送する。回
線０〜７のデータは回線の順０→７にアセンブ
リ・バツフアASMBの対応するビツト位置に
＃０、＃１、＃２〜＃７に設定されて１個のワー
ドに組立てられ、並列にフアースト・イン・フア
ースト・アウト・メモリFIFOに転送されて入力
し、プロセツサMPUに制御される制御回路CTL
から出力するシフト・イン指示SFIにより、その
右端までシフトする。この際アセンブリ・バツフ
アASMBのビツト位置＃０のデータはフアース
ト・イン・フアースト・アウト・メモリFIFOの
最上の列（ワード）に、＃２データは同じく２段
目の列に、等、ビツト位置＃０〜＃７のデータ
（ビツト）はフアースト・イン・フアースト・ア
ウト・メモリFIFOの列（ワード）に順次に下つ
て格納される。上記のようにして、スタート・ビ
ツトST0〜ST7が格納される。
ヤラクタ）を調歩式同期で送信するには、まず、
メモリMEMのアセンブリ・バツフアASMB
（＃０〜＃７）の各ビツト位置＃０、＃１、＃２、
〜、＃７にスタート・ビツトST0〜ST7として
“０”を設定する。次にこれを読み出して、プロ
セツサ・バスPRBを経てフアースト・イン・フ
アースト・アウト・メモリFIFOに転送する。回
線０〜７のデータは回線の順０→７にアセンブ
リ・バツフアASMBの対応するビツト位置に
＃０、＃１、＃２〜＃７に設定されて１個のワー
ドに組立てられ、並列にフアースト・イン・フア
ースト・アウト・メモリFIFOに転送されて入力
し、プロセツサMPUに制御される制御回路CTL
から出力するシフト・イン指示SFIにより、その
右端までシフトする。この際アセンブリ・バツフ
アASMBのビツト位置＃０のデータはフアース
ト・イン・フアースト・アウト・メモリFIFOの
最上の列（ワード）に、＃２データは同じく２段
目の列に、等、ビツト位置＃０〜＃７のデータ
（ビツト）はフアースト・イン・フアースト・ア
ウト・メモリFIFOの列（ワード）に順次に下つ
て格納される。上記のようにして、スタート・ビ
ツトST0〜ST7が格納される。
次に、回線０〜７に対応するデータ・バツフア
DB＃0〜DB＃7のそれぞれの第１番目のキヤラク
タ・データCHR01，CHR11〜CHR71のそれぞれ
の第１のビツト位置のビツト情報を回線の順にア
センブリ・バツフアASMBのビツト位置＃０〜
＃７に順次に書き込んで、フアースト・イン・フ
アースト・アウト・メモリFIFOへ転送すべきワ
ードを組立てる。
DB＃0〜DB＃7のそれぞれの第１番目のキヤラク
タ・データCHR01，CHR11〜CHR71のそれぞれ
の第１のビツト位置のビツト情報を回線の順にア
センブリ・バツフアASMBのビツト位置＃０〜
＃７に順次に書き込んで、フアースト・イン・フ
アースト・アウト・メモリFIFOへ転送すべきワ
ードを組立てる。
アセンブリ・バツフアASMBに組立てられた
このワードは前記スタート・ビツトの場合と同様
にフアースト・イン・フアースト・アウト・メモ
リFIFOに転送されて入力し、制御回路CTLから
のシフト・イン指示SFIにより、先に格納された
データ（スタート・ビツトST0〜ST7）の隣りの
ビツト位置（第２のビツト位置）に格納される。
このワードは前記スタート・ビツトの場合と同様
にフアースト・イン・フアースト・アウト・メモ
リFIFOに転送されて入力し、制御回路CTLから
のシフト・イン指示SFIにより、先に格納された
データ（スタート・ビツトST0〜ST7）の隣りの
ビツト位置（第２のビツト位置）に格納される。
上記を繰返して、すなわち、各回線対応のデー
タ・バツフアDB＃0〜DB＃7のデータのビツト位
置の順に、各データの対応ビツト位置にあるビツ
トを回線の順に読み取つて、回線の一巡毎にアセ
ンブリ・バツフアASMBに１ワードを組立てて、
該ワードを順次に上記フアースト・イン・フアー
スト・アウト・メモリに転送して格納することに
より、フアースト・イン・フアースト・アウト・
メモリFIFOは回線０〜７から送られたデータ
（８ビツトで表わされるキヤラクタ）で満たされ
る。この際、フアースト・イン・フアースト・ア
ウト・メモリFIFOの第０、第１…第７の列（ワ
ード）には、それぞれ回線０〜７対応のデータが
格納される。
タ・バツフアDB＃0〜DB＃7のデータのビツト位
置の順に、各データの対応ビツト位置にあるビツ
トを回線の順に読み取つて、回線の一巡毎にアセ
ンブリ・バツフアASMBに１ワードを組立てて、
該ワードを順次に上記フアースト・イン・フアー
スト・アウト・メモリに転送して格納することに
より、フアースト・イン・フアースト・アウト・
メモリFIFOは回線０〜７から送られたデータ
（８ビツトで表わされるキヤラクタ）で満たされ
る。この際、フアースト・イン・フアースト・ア
ウト・メモリFIFOの第０、第１…第７の列（ワ
ード）には、それぞれ回線０〜７対応のデータが
格納される。
クロツク発生回路CLKから発生する伝送路Ｌ
と同期するクロツクをカウンタCNTが計数し、
計数結果でマルチプレクサMPXを制御して、フ
アースト・イン・フアースト・アウト・メモリ
FIFOの出力側のセルを上方から順次に読み出し、
ビツト・シリアルに時分割多重化して伝送路Ｌに
送出する。出力側のセルの内容を全部読み出す
と、前記第４図の場合と同様に、カウンタCNT
からシフト指示SFTが送出され、フアースト・
イン・フアースト・アウト・メモリFIFO中の内
容は１ビツト右方にシフトし、次に伝送路Ｌに送
出示されるべきデータ・ビツトが出力側のセルに
格納される。
と同期するクロツクをカウンタCNTが計数し、
計数結果でマルチプレクサMPXを制御して、フ
アースト・イン・フアースト・アウト・メモリ
FIFOの出力側のセルを上方から順次に読み出し、
ビツト・シリアルに時分割多重化して伝送路Ｌに
送出する。出力側のセルの内容を全部読み出す
と、前記第４図の場合と同様に、カウンタCNT
からシフト指示SFTが送出され、フアースト・
イン・フアースト・アウト・メモリFIFO中の内
容は１ビツト右方にシフトし、次に伝送路Ｌに送
出示されるべきデータ・ビツトが出力側のセルに
格納される。
上記の動作を繰返し、フアースト・イン・フア
ースト・アウト・メモリFIFOの内容が送出され
ると、並行してフアースト・イン・フアースト・
アウト・メモリFIFOの左端に生じた空部分に回
線０〜７対応のデータ・バツフアDB＃0〜DB＃7
の２番目のキヤラクタ・データCHR02，CHR12
〜CHR72について、上記と同様の処理を行なつ
て、連続的にこれ等キヤラクタのデータをビツト
シリアルの時分割多重化データとして伝送路Ｌに
送出する。
ースト・アウト・メモリFIFOの内容が送出され
ると、並行してフアースト・イン・フアースト・
アウト・メモリFIFOの左端に生じた空部分に回
線０〜７対応のデータ・バツフアDB＃0〜DB＃7
の２番目のキヤラクタ・データCHR02，CHR12
〜CHR72について、上記と同様の処理を行なつ
て、連続的にこれ等キヤラクタのデータをビツト
シリアルの時分割多重化データとして伝送路Ｌに
送出する。
本発明においては、フアースト・イン・フアー
スト・アウト・メモリFIFOからデータ・ビツト
を読み出して伝送路Ｌに送出する際は伝送路クロ
ツクと同期動作させるが、アセンブリ・バツフア
ASMBでワードを組立てたり、組立てたワード
をフアースト・イン・フアースト・アウト・メモ
リFIFOに転送格納する動作は、プロセツサMPU
の制御により、上記伝送路クロツクと非同期でか
つ並列して行なわれる。
スト・アウト・メモリFIFOからデータ・ビツト
を読み出して伝送路Ｌに送出する際は伝送路クロ
ツクと同期動作させるが、アセンブリ・バツフア
ASMBでワードを組立てたり、組立てたワード
をフアースト・イン・フアースト・アウト・メモ
リFIFOに転送格納する動作は、プロセツサMPU
の制御により、上記伝送路クロツクと非同期でか
つ並列して行なわれる。
本発明においては、メモリMEMにアセンブ
リ・バツフアASMBを設け、ここにおいてフア
ースト・イン・フアースト・アウト・メモリ
FIFOに転送入力すべきデータを組立てるので、
プロセツサMPUに対する負荷がそれだけ増加す
ることとなるが、一般にこの種のデータ送出装置
においては、プロセツサの能力に余裕がある場合
が多く、この余裕を活用することにより、プロセ
ツサMPUの能力内で処理を行なうことができ、
特にプロセツサを増設する必要は起らない。
リ・バツフアASMBを設け、ここにおいてフア
ースト・イン・フアースト・アウト・メモリ
FIFOに転送入力すべきデータを組立てるので、
プロセツサMPUに対する負荷がそれだけ増加す
ることとなるが、一般にこの種のデータ送出装置
においては、プロセツサの能力に余裕がある場合
が多く、この余裕を活用することにより、プロセ
ツサMPUの能力内で処理を行なうことができ、
特にプロセツサを増設する必要は起らない。
以上、本発明の一実施例について説明したが、
本発明は上記の実施例に限定されるものではな
く、その技術的範囲内で種々の変形が可能であ
る。
本発明は上記の実施例に限定されるものではな
く、その技術的範囲内で種々の変形が可能であ
る。
発明の効果
本発明は上記のように構成されているので、上
記のような多重データ送出方式において、従来の
回線対応のシフト・レジスタの設置を廃止し、必
要な回線をまかなうに足りる記憶容量を有する１
個のLSIとして構成されたフアースト・イン・フ
アースト・アウト・メモリを用いることにより、
IC数の削減を図り、この種の多重データ送出方
式の経済化を図ることができる効果がある。な
お、フアースト・イン・フアースト・アウト・メ
モリの採用により、プロセツサに対する負荷が増
加するが、この種の多重データ送出方式において
は、プロセツサに対する負荷は余り大きくなく、
プロセツサは能力に余裕があるのが普通であるか
ら、この余裕能力を活用することにより、プロセ
ツサの増設は不要であり、コストが大きくなるこ
とはないと考えられる。
記のような多重データ送出方式において、従来の
回線対応のシフト・レジスタの設置を廃止し、必
要な回線をまかなうに足りる記憶容量を有する１
個のLSIとして構成されたフアースト・イン・フ
アースト・アウト・メモリを用いることにより、
IC数の削減を図り、この種の多重データ送出方
式の経済化を図ることができる効果がある。な
お、フアースト・イン・フアースト・アウト・メ
モリの採用により、プロセツサに対する負荷が増
加するが、この種の多重データ送出方式において
は、プロセツサに対する負荷は余り大きくなく、
プロセツサは能力に余裕があるのが普通であるか
ら、この余裕能力を活用することにより、プロセ
ツサの増設は不要であり、コストが大きくなるこ
とはないと考えられる。
第１図は多重データ送出方式の概要を示すブロ
ツク図、第２図は８ビツトのデータの調歩同期伝
送方式の説明図、第３図は、複数回線のキヤラク
タを表わすデータをビツト・シリアルで時分割多
重化して伝送する方式の原理説明図、第４図は、
複数回線のキヤラクタを表わすデータをビツト・
シリアルで時分割多重化して送出する従来技術に
よる方式の一例の構成を示す図、第５図は本発明
を実施した多重データ送出方式の一例の構成を示
す図である。 DSU……データ送信部、Ｌ……伝送路、MPU
……プロセツサ、MEM……メモリ、PRB……プ
ロセツサ・バス、MPX……マルチプレクサ、
DMPX……デマルチプレクサ、CLK……クロツ
ク発生回路、CNT……カウンタ、DB＃0〜DB
＃7……データ・バツフア、ASMB……アセンブ
リ・バツフア、FIFO……フアースト・イン・フ
アースト・アウト・メモリ。
ツク図、第２図は８ビツトのデータの調歩同期伝
送方式の説明図、第３図は、複数回線のキヤラク
タを表わすデータをビツト・シリアルで時分割多
重化して伝送する方式の原理説明図、第４図は、
複数回線のキヤラクタを表わすデータをビツト・
シリアルで時分割多重化して送出する従来技術に
よる方式の一例の構成を示す図、第５図は本発明
を実施した多重データ送出方式の一例の構成を示
す図である。 DSU……データ送信部、Ｌ……伝送路、MPU
……プロセツサ、MEM……メモリ、PRB……プ
ロセツサ・バス、MPX……マルチプレクサ、
DMPX……デマルチプレクサ、CLK……クロツ
ク発生回路、CNT……カウンタ、DB＃0〜DB
＃7……データ・バツフア、ASMB……アセンブ
リ・バツフア、FIFO……フアースト・イン・フ
アースト・アウト・メモリ。
Claims (1)
- １ １本の伝送路に複数回線のデータをビツト多
重にシリアル送出する多重データ送出方式におい
て、伝送路クロツクと非同期に動作するプロセツ
サと、メモリと、フアースト・イン・フアース
ト・アウト・メモリおよび該フアースト・イン・
フアースト・アウト・メモリを伝送路クロツクと
同期して動作させるためのカウンタを含み、かつ
該フアースト・イン・フアースト・アウト・メモ
リの内容を多重データとして送出する１本の伝送
路を接続したデータ送出部と、を具備し、上記メ
モリは、上記複数回線のそれぞれに対応するデー
タ・バツフアを有し、上記プロセツサは、各回線
対応のデータ・バツフアのデータのビツト位置の
順に対応位置のビツトを回線の順に読み取つて、
回線の一巡毎に１ワードを組立てて該ワードを順
次に上記フアースト・イン・フアースト・アウ
ト・メモリに転送して格納し、一方、上記の伝送
路クロツクと同期して動作させるためのカウンタ
により、該フアースト・イン・フアースト・アウ
ト・メモリの上記の格納内容に基づく複数ビツト
の並列出力を上記カウンタの値により選択して順
次に上記１本の伝送路へ送出することを特徴とす
る多重データ送出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP795983A JPS59133752A (ja) | 1983-01-20 | 1983-01-20 | 多重デ−タ送出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP795983A JPS59133752A (ja) | 1983-01-20 | 1983-01-20 | 多重デ−タ送出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133752A JPS59133752A (ja) | 1984-08-01 |
| JPH0145784B2 true JPH0145784B2 (ja) | 1989-10-04 |
Family
ID=11680020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP795983A Granted JPS59133752A (ja) | 1983-01-20 | 1983-01-20 | 多重デ−タ送出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133752A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361522A (ja) * | 1986-09-01 | 1988-03-17 | Fujitsu Ltd | 時分割多重装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5045738U (ja) * | 1973-08-22 | 1975-05-08 | ||
| JPS50150985A (ja) * | 1974-05-23 | 1975-12-04 |
-
1983
- 1983-01-20 JP JP795983A patent/JPS59133752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59133752A (ja) | 1984-08-01 |
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