JPS6314531A - 受信バツフア回路 - Google Patents
受信バツフア回路Info
- Publication number
- JPS6314531A JPS6314531A JP61158461A JP15846186A JPS6314531A JP S6314531 A JPS6314531 A JP S6314531A JP 61158461 A JP61158461 A JP 61158461A JP 15846186 A JP15846186 A JP 15846186A JP S6314531 A JPS6314531 A JP S6314531A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- burst data
- address
- parallel
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000004577 thatch Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は１対Ｎの通信システムにおいてＮ局がそれぞれ
異なる搬送波で送信するバーストデータを並列に一括受
信する１局が備える受信バッファ回路に係り、特にＮ局
がバースト単位でサイクリックチェックコードを付加し
て送信するバーストデータを並列入力とし、当該バース
トデータの正誤判定を行う機能を有した受信バッファ回
路に関する。
異なる搬送波で送信するバーストデータを並列に一括受
信する１局が備える受信バッファ回路に係り、特にＮ局
がバースト単位でサイクリックチェックコードを付加し
て送信するバーストデータを並列入力とし、当該バース
トデータの正誤判定を行う機能を有した受信バッファ回
路に関する。
（従来の技術）
例えば、時分割多元接続の衛星通信システムでは、衛星
を介した１局（親局）対多数局（子局）間の通信を行う
場合、１搬送波で扱える回線数に限度があるので、回線
数が多い場合には複数の搬送波を用いることになる。即
ち、親局は複数の搬送波を並列に一括受信するのである
。
を介した１局（親局）対多数局（子局）間の通信を行う
場合、１搬送波で扱える回線数に限度があるので、回線
数が多い場合には複数の搬送波を用いることになる。即
ち、親局は複数の搬送波を並列に一括受信するのである
。
また、この種の衛星通信システムでは、送信側である子
局はバーストデータにバースト羊位でサイクリックチェ
ックコードを付加して送信し、一括受信する親局が当該
バーストデータの正誤判定を行うようにしており、この
正誤判定は受信バッファ回路で行うようになっている。
局はバーストデータにバースト羊位でサイクリックチェ
ックコードを付加して送信し、一括受信する親局が当該
バーストデータの正誤判定を行うようにしており、この
正誤判定は受信バッファ回路で行うようになっている。
このような受信バッファ回路としては、例えば第４図に
示すものが知られている。この受信バッファ回路は、Ｎ
個のサイクリックチェック回路４と、並直列変換回路１
と、記憶回路２と、アドレス発生回路９とで構成される
。
示すものが知られている。この受信バッファ回路は、Ｎ
個のサイクリックチェック回路４と、並直列変換回路１
と、記憶回路２と、アドレス発生回路９とで構成される
。
Ｎ個のサイクリックチェック回路４は、受信する搬送波
（Ｎ系列とする）に１対１に対応して設けられる。各搬
送波のバーストデータは対応するサイクリックチェック
回路４でサイクリックチェックを受けながら並直列変換
回路１へ入力する。
（Ｎ系列とする）に１対１に対応して設けられる。各搬
送波のバーストデータは対応するサイクリックチェック
回路４でサイクリックチェックを受けながら並直列変換
回路１へ入力する。
並直列変換回路１は、並列に入力するＮ系列のバースト
データをビット単位に時系列多重化し、それを記憶回路
２へ送出する。
データをビット単位に時系列多重化し、それを記憶回路
２へ送出する。
記憶回路２は、アドレス発生回路９からの書込みアドレ
スおよび読出しアドレスの各アドレス信号の入力を受け
て、並直列変換回路１の出力を格納し、またそれを出力
データとして送出する。
スおよび読出しアドレスの各アドレス信号の入力を受け
て、並直列変換回路１の出力を格納し、またそれを出力
データとして送出する。
アドレス発生回路９は、前記Ｎ系列のバーストデータの
入力に同期して発生するバーストスタート信号に応答し
て記憶回路２への書込みアドレスを初期化し、書込みク
ロック信号に応答して書込みアドレスを更新出力し、並
直列変換回路１の出力信号を順次記憶回路２の所定記憶
エリアに格納させる１次いで、受信バッファである記憶
回路２に格納したバーストデータを読出すために入力さ
れる読出しクロック信号に応答して記憶回路２へ読出し
アドレスを更新出力する。
入力に同期して発生するバーストスタート信号に応答し
て記憶回路２への書込みアドレスを初期化し、書込みク
ロック信号に応答して書込みアドレスを更新出力し、並
直列変換回路１の出力信号を順次記憶回路２の所定記憶
エリアに格納させる１次いで、受信バッファである記憶
回路２に格納したバーストデータを読出すために入力さ
れる読出しクロック信号に応答して記憶回路２へ読出し
アドレスを更新出力する。
（発明が解決しようとする問題点）
以上説明した従来の受信バッファ回路では、サイクリッ
クチェック回路が搬送波数と同じ数だけ必要であるため
、参加する子局地球局数が増えるなどして回線数が増え
て搬送波数を増加していくと、回路規模が増大していく
ので、装置の小形化、低電力化の妨げとなるという問題
点がある。
クチェック回路が搬送波数と同じ数だけ必要であるため
、参加する子局地球局数が増えるなどして回線数が増え
て搬送波数を増加していくと、回路規模が増大していく
ので、装置の小形化、低電力化の妨げとなるという問題
点がある。
本発明は、このような従来の問題点に鑑みなされたもの
で、並列入力の増加に対し回路規模を増大させずに簡単
に対応でき、以て装置の小形化、低電力化に貢献し得る
受信バッファ回路を提供することを目的とする。
で、並列入力の増加に対し回路規模を増大させずに簡単
に対応でき、以て装置の小形化、低電力化に貢献し得る
受信バッファ回路を提供することを目的とする。
（問題点を解決するための手段）
前記目的を達成するために、本発明の受信バッファ回路
は次のような構成を有する。
は次のような構成を有する。
即ち、本発明の受信バッファ回路は、並列に入力する複
数系列の所定ビット数からなるバーストデータをビット
単位に時系列多重化する並直列変換回路と； 記憶回路
と； 前記並直列変換回路の出力信号を前記記憶回路へ
格納するための書込みアドレスおよび該記憶回路がら前
記バーストデータを時系列的に読み出すための読出しア
ドレスを発生するアドレス発生回路と； 前記記憶回路
の出力信号に対してサイクリックチェックを行うサイク
リックチェック回路と； を備えたことを特徴とする。
数系列の所定ビット数からなるバーストデータをビット
単位に時系列多重化する並直列変換回路と； 記憶回路
と； 前記並直列変換回路の出力信号を前記記憶回路へ
格納するための書込みアドレスおよび該記憶回路がら前
記バーストデータを時系列的に読み出すための読出しア
ドレスを発生するアドレス発生回路と； 前記記憶回路
の出力信号に対してサイクリックチェックを行うサイク
リックチェック回路と； を備えたことを特徴とする。
（作 用）
次に、前記のように構成される本発明の受信バッファ回
路の作用を説明する。
路の作用を説明する。
並列に入力する複数系列のバーストデータは、並直列変
換回路で、ビット単位に時系列多重化されて記憶回路へ
入力する。記憶回路はアドレス発生回路から書込みアド
レスを受けて並直列変換回路の出力を格納するとともに
、読出しアドレスを受けてビット単位に時系列多重化し
て格納されている多重化データを前記バーストデータの
形式にして時系列的に出力する。その結果、サイクリッ
クチェック回路では、順次入力する各バーストデータに
ついて所要のサイクリックチェックが行えることとなる
。
換回路で、ビット単位に時系列多重化されて記憶回路へ
入力する。記憶回路はアドレス発生回路から書込みアド
レスを受けて並直列変換回路の出力を格納するとともに
、読出しアドレスを受けてビット単位に時系列多重化し
て格納されている多重化データを前記バーストデータの
形式にして時系列的に出力する。その結果、サイクリッ
クチェック回路では、順次入力する各バーストデータに
ついて所要のサイクリックチェックが行えることとなる
。
以上説明したように、本発明の受信バッファ回路によれ
ば、並列入力数が増加しても、１個のサイクリックチェ
ック回路で全ての入力についてのサイクリックチェック
が行えるので、回路規模を増大させずに簡単に対応でき
、装置の小形化、低電力化に貢献できる効果が得られる
。
ば、並列入力数が増加しても、１個のサイクリックチェ
ック回路で全ての入力についてのサイクリックチェック
が行えるので、回路規模を増大させずに簡単に対応でき
、装置の小形化、低電力化に貢献できる効果が得られる
。
（実 施 例）
以下、本発明の実施例を図面を参照して説明する。第１
図は、本発明の一実施例に係る受信バッファ回路の構成
ブロック図、第２図は各部の動作タイミング図である。
図は、本発明の一実施例に係る受信バッファ回路の構成
ブロック図、第２図は各部の動作タイミング図である。
この受信バッファ回路は、並直列変換回路１と、記憶回
路２と、アドレス発生回路３と、サイクリックチェック
回路４とを基本的に備える。
路２と、アドレス発生回路３と、サイクリックチェック
回路４とを基本的に備える。
並直列変換回路１は、並列に入力する複数系列の所定ビ
ット数からなるバーストデータを高速りロック信号に基
づきビット単位に時系列多重化し。
ット数からなるバーストデータを高速りロック信号に基
づきビット単位に時系列多重化し。
それを記憶回路２へ出力する。
この実施例では、説明を簡単化するために、並列入力す
る搬送波数は「２」とし、搬送波１で運ばれたバースト
データはＡＯ−Ａ３の４ビツト構成としく第２図（ａｌ
））、同様に搬送波２で運ばれたバーストデータはＢＯ
〜Ｂ３の４ビツト構成とする（第２図（ａ２））、従っ
て、この並直列変換回路１は、ｒＡｏ、ＢＯ，Ａｌ、Ｂ
ｌ、Ａ２゜Ｂ２．Ａ３．Ｂ３Ｊなるシリアルデータｂを
記憶回路２へ送出することになる（第２図（ｂ））。
る搬送波数は「２」とし、搬送波１で運ばれたバースト
データはＡＯ−Ａ３の４ビツト構成としく第２図（ａｌ
））、同様に搬送波２で運ばれたバーストデータはＢＯ
〜Ｂ３の４ビツト構成とする（第２図（ａ２））、従っ
て、この並直列変換回路１は、ｒＡｏ、ＢＯ，Ａｌ、Ｂ
ｌ、Ａ２゜Ｂ２．Ａ３．Ｂ３Ｊなるシリアルデータｂを
記憶回路２へ送出することになる（第２図（ｂ））。
アドレス発生回路３は、例えば第３図に示すように構成
され（詳細は後述する）、バーストスタート信号（第２
図（Ｃ））と高速クロック信号とを受けて前記シリアル
データｂを記憶回路２へ格納するためのアドレス信号（
書込みアドレス）と読出しクロック信号を受けて記憶回
路２からバーストデータを時系列的に読み出す（第２図
（ｄ））ための読出しアドレスの各アドレス信号ｆを発
生し、それを記憶回路２へ送出する。
され（詳細は後述する）、バーストスタート信号（第２
図（Ｃ））と高速クロック信号とを受けて前記シリアル
データｂを記憶回路２へ格納するためのアドレス信号（
書込みアドレス）と読出しクロック信号を受けて記憶回
路２からバーストデータを時系列的に読み出す（第２図
（ｄ））ための読出しアドレスの各アドレス信号ｆを発
生し、それを記憶回路２へ送出する。
サイクリックチェック回路４は、記憶回路２の出力信号
ｄ（第２図（ｄ））を受けて、順次入力するバーストデ
ータｒ’Ａｏ−Ａ３Ｊ、「Ｂｏ〜Ｂ３Ｊについて順次サ
イクリックヂエックをしながらそれを出力データｅとし
て出力する（第２図（ｅ））。
ｄ（第２図（ｄ））を受けて、順次入力するバーストデ
ータｒ’Ａｏ−Ａ３Ｊ、「Ｂｏ〜Ｂ３Ｊについて順次サ
イクリックヂエックをしながらそれを出力データｅとし
て出力する（第２図（ｅ））。
次に、アドレス発生回路３の具体例を第３図を参照して
説明する。
説明する。
アドレス発生回路３は、２つの選択回路１１、同１２と
、２つのカウンタ回路１３、同１４と、Ｒ−Ｓフリップ
フロップ回路１５とから構成される。
、２つのカウンタ回路１３、同１４と、Ｒ−Ｓフリップ
フロップ回路１５とから構成される。
第１のカウンタ回路１３はパ０”から“′１“まで２カ
ウントしてアドレス信号ｆの上位ビットを出力するカウ
ンタ回路で、第１の選択回路１１がらの出力信号により
カウントを行う。
ウントしてアドレス信号ｆの上位ビットを出力するカウ
ンタ回路で、第１の選択回路１１がらの出力信号により
カウントを行う。
第２のカウンタ回路１４は“Ｏ″゛から”３°°まで４
カウントしてアドレス信号ｆの下位ピッ１−を出力する
カウンタ回路で、第２の選択回路１２からの出力信号に
よりカウントを行う、どちらのカウンタ回路もフルカウ
ントすると桁上げ信号を出力するとともに、カウント値
が“０”にもどるフライホイール形のカラ、ンタ回路で
ある。
カウントしてアドレス信号ｆの下位ピッ１−を出力する
カウンタ回路で、第２の選択回路１２からの出力信号に
よりカウントを行う、どちらのカウンタ回路もフルカウ
ントすると桁上げ信号を出力するとともに、カウント値
が“０”にもどるフライホイール形のカラ、ンタ回路で
ある。
第１の選択回路１１は、Ｒ−Ｓフリップフロップ回路１
５の出力信号が“１”の時は受信バーストデータに同期
した２倍の周波数の高速クロック信号をそのまま出力し
、“０°°め時は第２のカウンタ回路１４の桁上げ信号
を出力する。
５の出力信号が“１”の時は受信バーストデータに同期
した２倍の周波数の高速クロック信号をそのまま出力し
、“０°°め時は第２のカウンタ回路１４の桁上げ信号
を出力する。
第２の選択回路１２は、Ｒ−Ｓフリップフロップ回路１
５の出力信号が“１°°の時は第１のカウンタ回路１３
の桁上げ信号を出力し、“０パの時は読出しクロック信
号を出力する。
５の出力信号が“１°°の時は第１のカウンタ回路１３
の桁上げ信号を出力し、“０パの時は読出しクロック信
号を出力する。
Ｒ−Ｓフリップフロップ回路１５は、受信バーストデー
タの先頭位置を示すバーストスター１−信号が入力する
と出力を“１°°とし、第２のカウンタ回路１４の桁上
げ信号を入力すると出力を“°Ｏ′″とする。
タの先頭位置を示すバーストスター１−信号が入力する
と出力を“１°°とし、第２のカウンタ回路１４の桁上
げ信号を入力すると出力を“°Ｏ′″とする。
以上のように動作する各回路に、まず第２図（Ｃ）に示
すバーストスタート信号が入力すると。
すバーストスタート信号が入力すると。
第１、第２のカウンタ回路１３、同１４は出力を“０”
、即ちアドレス信号ｆは初期化され、Ｒ−Ｓフリップフ
ロップ回路１５は出力を“１°゛にそれぞれ設定される
。その結果、第１の選択回路１１は高速クロック信号を
第１のカウンタ回路１３へ出力し、第２の選択回路１２
は第２のカウンタ回路１３の桁上げ信号を第２のカウン
タ回路１４へ出力する。第１のカウンタ回路１３は、高
速クロック信号を受けて“０°′がら°１′′までカウ
ントしながらアドレス信号ｆの上位ピッド０゛′、“１
”を順次出力する。カウントし終るたびに桁上げ信号を
第２の選択回路１２を介して第２のカウンタ回路１４へ
出力して°“０°゛に戻る。そのたびに第２のカウンタ
回路１４が１カウントアツプし、アドレス信号ｆの下位
ビットが出力される。
、即ちアドレス信号ｆは初期化され、Ｒ−Ｓフリップフ
ロップ回路１５は出力を“１°゛にそれぞれ設定される
。その結果、第１の選択回路１１は高速クロック信号を
第１のカウンタ回路１３へ出力し、第２の選択回路１２
は第２のカウンタ回路１３の桁上げ信号を第２のカウン
タ回路１４へ出力する。第１のカウンタ回路１３は、高
速クロック信号を受けて“０°′がら°１′′までカウ
ントしながらアドレス信号ｆの上位ピッド０゛′、“１
”を順次出力する。カウントし終るたびに桁上げ信号を
第２の選択回路１２を介して第２のカウンタ回路１４へ
出力して°“０°゛に戻る。そのたびに第２のカウンタ
回路１４が１カウントアツプし、アドレス信号ｆの下位
ビットが出力される。
第２のカウンタ回路１４は−“３°°まで４カウントす
るとそのカウント値を０°′にして桁上げ信号を出力す
る。すると、この桁上げ信号によってＲ−Ｓフリップフ
ロップ回路１５が出力を“０°“にするので、第１の選
択回路１１は高速クロック信号の出力を中止する。つま
り、書込みアドレス信号は終了する。このとき、第１、
第２カウンタ回路１３、同１４はそのカウント値を０″
′にしている。
るとそのカウント値を０°′にして桁上げ信号を出力す
る。すると、この桁上げ信号によってＲ−Ｓフリップフ
ロップ回路１５が出力を“０°“にするので、第１の選
択回路１１は高速クロック信号の出力を中止する。つま
り、書込みアドレス信号は終了する。このとき、第１、
第２カウンタ回路１３、同１４はそのカウント値を０″
′にしている。
このようにして形成された書込みアドレス信号は、第２
図（ｆ）に示すようになり、シリアルデータｂは、アド
レス（ＯＯ）へビットＡＯが、アドレス（１０）ヘビ・
ントＢＯが、アドレス（０１）へビットＡ１が、アドレ
ス（１１）へビットＢ１が、アドレス（０２）へビット
Ａ２が、アドレス（１２）へビットＢ２が、アドレス（
０３）へビットＡ３が、アドレス（１３）へビットＢ３
がそれぞれ格納されることになる。
図（ｆ）に示すようになり、シリアルデータｂは、アド
レス（ＯＯ）へビットＡＯが、アドレス（１０）ヘビ・
ントＢＯが、アドレス（０１）へビットＡ１が、アドレ
ス（１１）へビットＢ１が、アドレス（０２）へビット
Ａ２が、アドレス（１２）へビットＢ２が、アドレス（
０３）へビットＡ３が、アドレス（１３）へビットＢ３
がそれぞれ格納されることになる。
この状態では、Ｒ−Ｓフリップフロップ回路１５は出力
を”０“にしているので、第１の選択口１Ｉ１１１は第
２のカウンタ回路１４の出力（即ち、桁上げ信号）を選
択し、第２の選択回路１２は読出しクロック信号を選択
している。従って、記憶回路２ヘシリアルデータｂの格
納後に、読出しタロツク信号が入力すると、第２のカウ
ンタ回路１４が第１のカウンタ回路１３よりも先に動作
し、“Ｏｎから“３”までカウントすると桁上げ信号を
出力して“０パに戻る。その結果、記憶回路２は、第２
図（ｆ）に示すように、（００）、（０１〉、（０２）
、（０３）の各アドレスが順にアクセスされ、ＡＯｌＡ
Ｉ、Ａ２、Ａ３の各ビットを順次出力することになる。
を”０“にしているので、第１の選択口１Ｉ１１１は第
２のカウンタ回路１４の出力（即ち、桁上げ信号）を選
択し、第２の選択回路１２は読出しクロック信号を選択
している。従って、記憶回路２ヘシリアルデータｂの格
納後に、読出しタロツク信号が入力すると、第２のカウ
ンタ回路１４が第１のカウンタ回路１３よりも先に動作
し、“Ｏｎから“３”までカウントすると桁上げ信号を
出力して“０パに戻る。その結果、記憶回路２は、第２
図（ｆ）に示すように、（００）、（０１〉、（０２）
、（０３）の各アドレスが順にアクセスされ、ＡＯｌＡ
Ｉ、Ａ２、Ａ３の各ビットを順次出力することになる。
即ち、搬送波ｌのバーストデータを出力するのである。
次いで、第２のカウンタ回路１４が桁上げ信号を出力す
ると、第１のカウンタ回路１３は１カウントアツプする
ので、その状態で第２のカウンタ回路１４は“０”から
３′までの４カウントを行う、その結果、記憶回路２は
、第２図（ｆ）に示すように、（１０）、（１１）、（
１２）、（１３）の各アドレスが順にアクセスされ、Ｂ
Ｏ２Ｂ１、Ｂ２．Ｂ３の各ビットを順次出力する。
ると、第１のカウンタ回路１３は１カウントアツプする
ので、その状態で第２のカウンタ回路１４は“０”から
３′までの４カウントを行う、その結果、記憶回路２は
、第２図（ｆ）に示すように、（１０）、（１１）、（
１２）、（１３）の各アドレスが順にアクセスされ、Ｂ
Ｏ２Ｂ１、Ｂ２．Ｂ３の各ビットを順次出力する。
即ち、搬送波２のバーストデータを出力するのである。
第２のカウンタ回路１４はカウントアツプすると、“０
”に戻るとともに、桁上げ信号を第１のカウンタ回路１
３へ出力するので、第１のカウンタ回路１３はカウント
アツプして０”に戻る。
”に戻るとともに、桁上げ信号を第１のカウンタ回路１
３へ出力するので、第１のカウンタ回路１３はカウント
アツプして０”に戻る。
つまり、読出しアドレス信号が終了するのである。
なお、この実施例では並列入力数Ｎが「２」の場合につ
いて説明したが、Ｎが大きくなっても同様の考えが適用
できることは勿論である。
いて説明したが、Ｎが大きくなっても同様の考えが適用
できることは勿論である。
（発明の効果）
以上説明したように、本発明の受信バッファ回路によれ
ば、並列入力数が増加しても、１個のサイクリックチェ
ック回路で全ての入力についてのサイクリックチェック
が行えるので、回路規模を増大させずに簡単に対応でき
、装置の小形化、低電力化に貢献できる効果が得られる
。
ば、並列入力数が増加しても、１個のサイクリックチェ
ック回路で全ての入力についてのサイクリックチェック
が行えるので、回路規模を増大させずに簡単に対応でき
、装置の小形化、低電力化に貢献できる効果が得られる
。
第１図は本発明の一実施例に係る受信バッファ回路の構
成ブロック図、第２図は各部の動作タイミング図、第３
図はアドレス発生回路の具体的構成例のブロック図、第
４図は従来の受信バッファ回路の構成ブロック図である
。 １・・・・・・並直列変換回路、 ２・・・・・・記憶
回路、３．９・・・・・・アドレス発生回路、 ４・・
・・・・サイクリックチェック回路、 １１．１２・
・・・・・選択回路、１３．１４・・・・・・カウンタ
回路、 １５・・・・・・Ｒ−Ｓフリップフロップ回
路。 代理人 弁理士 八 幡 義 博 第１図 Ｃａｔ）＃！ｉ’ｌＪｒ’＞＋’−ズ＞ｙ’−ｙ
” Ａ′ ” ”ＣａＺ）力投ｇ−
皮２１ｉ−ズトテ４ ＢＯＦｈ Ｂｚ
Ｂ３（ｂ）シリアルテ・−夕 ＡＯ
ＢＯＡノＢ！Ａ２Ｂ２Ａ３β３アドレス茫主回発のＢ１
戚１列 第 ３ 図 、４ 葺〔」（〆岬（イ言バ′ツファロチチイダ１ｊ＄ ４
図
成ブロック図、第２図は各部の動作タイミング図、第３
図はアドレス発生回路の具体的構成例のブロック図、第
４図は従来の受信バッファ回路の構成ブロック図である
。 １・・・・・・並直列変換回路、 ２・・・・・・記憶
回路、３．９・・・・・・アドレス発生回路、 ４・・
・・・・サイクリックチェック回路、 １１．１２・
・・・・・選択回路、１３．１４・・・・・・カウンタ
回路、 １５・・・・・・Ｒ−Ｓフリップフロップ回
路。 代理人 弁理士 八 幡 義 博 第１図 Ｃａｔ）＃！ｉ’ｌＪｒ’＞＋’−ズ＞ｙ’−ｙ
” Ａ′ ” ”ＣａＺ）力投ｇ−
皮２１ｉ−ズトテ４ ＢＯＦｈ Ｂｚ
Ｂ３（ｂ）シリアルテ・−夕 ＡＯ
ＢＯＡノＢ！Ａ２Ｂ２Ａ３β３アドレス茫主回発のＢ１
戚１列 第 ３ 図 、４ 葺〔」（〆岬（イ言バ′ツファロチチイダ１ｊ＄ ４
図
Claims (1)
- 並列に入力する複数系列の所定ビット数からなるバース
トデータをビット単位に時系列多重化する並直列変換回
路と；記憶回路と；前記並直列変換回路の出力信号を前
記記憶回路へ格納するための書込みアドレスおよび該記
憶回路から前記バーストデータを時系列的に読み出すた
めの読出しアドレスを発生するアドレス発生回路と；前
記記憶回路の出力信号に対してサイクリックチェックを
行うサイクリックチェック回路と；を備えたことを特徴
とする受信バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158461A JPS6314531A (ja) | 1986-07-05 | 1986-07-05 | 受信バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158461A JPS6314531A (ja) | 1986-07-05 | 1986-07-05 | 受信バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314531A true JPS6314531A (ja) | 1988-01-21 |
| JPH046138B2 JPH046138B2 (ja) | 1992-02-04 |
Family
ID=15672246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158461A Granted JPS6314531A (ja) | 1986-07-05 | 1986-07-05 | 受信バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04236129A (ja) * | 1991-01-16 | 1992-08-25 | Fuji Electric Co Ltd | 転流振動抑制装置 |
| US8267787B2 (en) | 2009-01-16 | 2012-09-18 | Sony Computer Entertainment Inc. | Controller and portable electronic apparatus |
-
1986
- 1986-07-05 JP JP61158461A patent/JPS6314531A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04236129A (ja) * | 1991-01-16 | 1992-08-25 | Fuji Electric Co Ltd | 転流振動抑制装置 |
| US8267787B2 (en) | 2009-01-16 | 2012-09-18 | Sony Computer Entertainment Inc. | Controller and portable electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046138B2 (ja) | 1992-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| US4593393A (en) | Quasi parallel cyclic redundancy checker | |
| US5398241A (en) | High speed asynchronous multiplexer demultiplexer | |
| JPS59131979A (ja) | 直列／並列アクセスメモリを使用するビデオデイスプレイ装置 | |
| GB1488509A (en) | Patient monitoring and data processing system | |
| US6741193B2 (en) | Parallel in serial out circuit having flip-flop latching at multiple clock rates | |
| US4345325A (en) | Message-interchange circuitry for microprocessors linked by synchronous communication network | |
| EP0128406A2 (en) | Data transmission/reception network system | |
| US4713804A (en) | Method and device for converting digital channel multiframes into packet multiframes | |
| JPS6314531A (ja) | 受信バツフア回路 | |
| US6041434A (en) | Code generator for selectively producing cyclic redundancy check data codes different in data length | |
| US6870856B1 (en) | Circuit for transmitting plesiochronous signals in a SDH system | |
| US3993980A (en) | System for hard wiring information into integrated circuit elements | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JP2702171B2 (ja) | フレーム変換回路 | |
| JP2661823B2 (ja) | 情報通信装置 | |
| SU1727213A1 (ru) | Устройство управлени доступом к общему каналу св зи | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JP2578762B2 (ja) | エラ−訂正符号生成装置 | |
| JPH0210938A (ja) | データ伝送方式 | |
| JP2770375B2 (ja) | 伝送遅延位相補償回路 | |
| RU2050018C1 (ru) | Устройство приема и передачи двоичных сигналов | |
| SU634266A1 (ru) | Устройство дл сопр жени каналов св зи с цифровой вычислительной машиной |