JPH0146948B2 - - Google Patents
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- JPH0146948B2 JPH0146948B2 JP55085366A JP8536680A JPH0146948B2 JP H0146948 B2 JPH0146948 B2 JP H0146948B2 JP 55085366 A JP55085366 A JP 55085366A JP 8536680 A JP8536680 A JP 8536680A JP H0146948 B2 JPH0146948 B2 JP H0146948B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- address
- clock signal
- inverter circuit
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- 230000000295 complement effect Effects 0.000 claims description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、MOSメモリ集積回路のアドレスイ
ンバータ回路、とくにデータのラツチ機能を備え
たスタテイツク型のアドレスインバータ回路に関
するものである。
ンバータ回路、とくにデータのラツチ機能を備え
たスタテイツク型のアドレスインバータ回路に関
するものである。
従来、この種のMOSアドレスインバータ回路
では、アドレス情報を記憶しておく機能を持たせ
るためにフリツプフロツプ（Ｆ／Ｆ）型のラツチ
回路を有している。この種の回路ではストローブ
時刻の入力情報のみを保存して、他の時刻のアド
レス入力信号に対しては不感でなければならな
い。そのために、従来の回路ではＦ／Ｆ型ラツチ
回路の入力端子とアース間にMOSスイツチを配
置してストローブ時刻以外の時刻には入力端子を
アースに短絡することによつて入力信号による記
憶情報の破損を防いでいる。ラツチ回路のクロツ
ク信号及びMOSスイツチ用の制御信号はクロツ
ク信号発生回路で発生され、MOSスイツチ用制
御信号はラツチ回路のクロツク信号を遅延させた
ものである。遅延時間は小さすぎると正確な情報
のラツチに支障をきたし、大きすぎるとメモリの
サイクル時間を大きくする問題が生じるので適切
な遅延を持たせることが必要である。しかしなが
ら、MOSメモリ集積回路ではいままでに述べた
従来のMOSアドレスインバータ回路は単独で用
いられることはなく複数個で用いられる。しか
し、これら複数個のアドレスインバータ回路に対
して適切な遅延時間を持たせることが困難である
というのがまず第１の欠点であり、第２の複数個
のアドレスインバータ回路とクロツク信号発生回
路との間には２本のクロツク信号線が走るのでマ
スク設計上構造が複雑になり回路の配置に制限を
与えるという欠点があつた。
では、アドレス情報を記憶しておく機能を持たせ
るためにフリツプフロツプ（Ｆ／Ｆ）型のラツチ
回路を有している。この種の回路ではストローブ
時刻の入力情報のみを保存して、他の時刻のアド
レス入力信号に対しては不感でなければならな
い。そのために、従来の回路ではＦ／Ｆ型ラツチ
回路の入力端子とアース間にMOSスイツチを配
置してストローブ時刻以外の時刻には入力端子を
アースに短絡することによつて入力信号による記
憶情報の破損を防いでいる。ラツチ回路のクロツ
ク信号及びMOSスイツチ用の制御信号はクロツ
ク信号発生回路で発生され、MOSスイツチ用制
御信号はラツチ回路のクロツク信号を遅延させた
ものである。遅延時間は小さすぎると正確な情報
のラツチに支障をきたし、大きすぎるとメモリの
サイクル時間を大きくする問題が生じるので適切
な遅延を持たせることが必要である。しかしなが
ら、MOSメモリ集積回路ではいままでに述べた
従来のMOSアドレスインバータ回路は単独で用
いられることはなく複数個で用いられる。しか
し、これら複数個のアドレスインバータ回路に対
して適切な遅延時間を持たせることが困難である
というのがまず第１の欠点であり、第２の複数個
のアドレスインバータ回路とクロツク信号発生回
路との間には２本のクロツク信号線が走るのでマ
スク設計上構造が複雑になり回路の配置に制限を
与えるという欠点があつた。
本発明の目的は、ラツチ回路をラツチする第１
のクロツク信号に対して適切な遅延時間をもちラ
ツチ回路の入力信号を遮断するための第２のクロ
ツク信号を発生するクロツク信号発生回路を各ア
ドレスインバータ回路に附随させることによつ
て、短いサイクル時間を犠性にすることなく、信
頼性が高く、かつ回路の配置に制限を与えること
のないアドレスインバータ回路を提供することに
ある。
のクロツク信号に対して適切な遅延時間をもちラ
ツチ回路の入力信号を遮断するための第２のクロ
ツク信号を発生するクロツク信号発生回路を各ア
ドレスインバータ回路に附随させることによつ
て、短いサイクル時間を犠性にすることなく、信
頼性が高く、かつ回路の配置に制限を与えること
のないアドレスインバータ回路を提供することに
ある。
本発明によれば、アドレス信号を受けて真補の
信号を出力すると共に出力端子をアースと短絡す
る２つのMOSスイツチを有するインバータ回路
ブロツクと、クロツク信号発生回路と、前記イン
バータ回路ブロツクからの真補信号と前記クロツ
ク信号発生回路からのクロツク信号とを受けてア
ドレス信号をセツト又はリセツトするフリツプフ
ロツプ型ラツチ回路と、このフリツプフロツプ型
ラツチ回路の真補信号出力を入力とする排他的論
理和回路と、この排他的論理和回路の出力信号を
入力として前記インバータ回路ブロツクの出力端
子とアースとの間に配置された２つのMOSスイ
ツチを制御する信号を出力する遅延回路と、を有
することを特徴とするアドレスインバータ回路を
得ることができる。
信号を出力すると共に出力端子をアースと短絡す
る２つのMOSスイツチを有するインバータ回路
ブロツクと、クロツク信号発生回路と、前記イン
バータ回路ブロツクからの真補信号と前記クロツ
ク信号発生回路からのクロツク信号とを受けてア
ドレス信号をセツト又はリセツトするフリツプフ
ロツプ型ラツチ回路と、このフリツプフロツプ型
ラツチ回路の真補信号出力を入力とする排他的論
理和回路と、この排他的論理和回路の出力信号を
入力として前記インバータ回路ブロツクの出力端
子とアースとの間に配置された２つのMOSスイ
ツチを制御する信号を出力する遅延回路と、を有
することを特徴とするアドレスインバータ回路を
得ることができる。
次に図によつて本発明を説明する。
第１図は従来のアドレスインバータ回路の一実
施例である。当該アドレスインバータ回路はイン
バータ回路ブロツク１００とフリツプフロツプ
（Ｆ／Ｆ）型ラツチ回路２００とから構成されて
いる。インバータ回路ブロツク１００はデプリー
シヨン型MOSトランジスタ２０とエンハンスメ
ント型MOSトランジスタ２１による第１段目
Ｅ／Ｄインバータとデプリーシヨン型MOSトラ
ンジスタ２３とエンハンスメント型MOSトラン
ジスタ２４による第２段目のＥ／Ｄインバータか
らできている。端子１から入力されたアドレス信
号はブロツク入力端子２からインバータ回路ブロ
ツク１００に入力されてブロツクの第１の出力端
子５からは補論理信号を出力し、ブロツクの第２
の出力端子６からは真論理信号を出力する。エン
ハンスメント型MOSトランジスタ２２及び２５
は、第２のクロツク入力端子３及びブロツク入力
端子４を通してクロツク信号φ2によつて真補論
理信号をアース電位に短絡するためのMOSスイ
ツチである。Ｆ／Ｆ型ラツチ回路２００はMOS
トランジスタ２６，２７，２８，２９，３０，３
１，３２によつて構成されている。MOSトラン
ジスタ２７及び２９はデプリーシヨン型であるが
他は全てエンハンスメント型である。Ｆ／Ｆ型ラ
ツチ回路２００には真論理入力端子７と補論理入
力端子８とからインバータブロツク１００の出力
信号が入力される。真補論理入力端子７，８から
アドレスの真補信号が入力された後に、第１のク
ロツク入力端子９からクロツク信号φ1を入力す
るとアドレスの真補信号がラツチされてラツチ回
路の出力端子１０からは補論理信号、出力端子１
１からは真論理信号が出力される。出力端子１
０，１１から信号が出力される時刻を見計らつ
て、ラツチ情報が破壊されるのを防ぐために第２
のクロツク信号φ2を入力してMOSトランジスタ
２２及び２５を導通してラツチ回路２００の入力
を遮断する。なお、インバータブロツク１００及
びラツチ回路２００には電源線３３によつて電源
が供給される。アドレス入力信号、第１のクロツ
ク信号及び第２のクロツク信号の関係は第２図に
示されている。(a)はアドレス入力信号の電圧波
形、(b)は第１のクロツク信号の電圧波形、(c)は第
２のクロツク信号の電圧波形を示している。アド
レス入力信号を正確にラツチするためにインバー
タ回路ブロツク１００の遅延時間を考慮して、時
間τ1だけ遅らせて第１のクロツク信号φ1を入力し
ている。その後、確実にラツチされた時刻を見計
らつて第２のクロツク信号φ2を入力している。
即ちτ2だけ遅らせている。こゝで、φ1及びφ2は
MOSメモリ集積回路のなかのクロツク信号発生
回路で一括して作られる。アドレスインバータ回
路はMOSメモリ集積回路のなかで多数個使用さ
れており、配置も多岐に亘つている。従つて、こ
の種の従来の回路ではこれらのアドレスインバー
タ回路に対してφ1とφ2の遅延を適切に設定する
ことは困難であり、その結果としてのメモリのサ
イクル時間を長くするか、又はラツチ内容の信頼
性が低下する欠点が生ずる。更にアドレスインバ
ータ回路に対して２本のクロツク信号線が走るの
で集積回路のチツプ上で回路の配置が複雑になる
という欠点が生じる。
施例である。当該アドレスインバータ回路はイン
バータ回路ブロツク１００とフリツプフロツプ
（Ｆ／Ｆ）型ラツチ回路２００とから構成されて
いる。インバータ回路ブロツク１００はデプリー
シヨン型MOSトランジスタ２０とエンハンスメ
ント型MOSトランジスタ２１による第１段目
Ｅ／Ｄインバータとデプリーシヨン型MOSトラ
ンジスタ２３とエンハンスメント型MOSトラン
ジスタ２４による第２段目のＥ／Ｄインバータか
らできている。端子１から入力されたアドレス信
号はブロツク入力端子２からインバータ回路ブロ
ツク１００に入力されてブロツクの第１の出力端
子５からは補論理信号を出力し、ブロツクの第２
の出力端子６からは真論理信号を出力する。エン
ハンスメント型MOSトランジスタ２２及び２５
は、第２のクロツク入力端子３及びブロツク入力
端子４を通してクロツク信号φ2によつて真補論
理信号をアース電位に短絡するためのMOSスイ
ツチである。Ｆ／Ｆ型ラツチ回路２００はMOS
トランジスタ２６，２７，２８，２９，３０，３
１，３２によつて構成されている。MOSトラン
ジスタ２７及び２９はデプリーシヨン型であるが
他は全てエンハンスメント型である。Ｆ／Ｆ型ラ
ツチ回路２００には真論理入力端子７と補論理入
力端子８とからインバータブロツク１００の出力
信号が入力される。真補論理入力端子７，８から
アドレスの真補信号が入力された後に、第１のク
ロツク入力端子９からクロツク信号φ1を入力す
るとアドレスの真補信号がラツチされてラツチ回
路の出力端子１０からは補論理信号、出力端子１
１からは真論理信号が出力される。出力端子１
０，１１から信号が出力される時刻を見計らつ
て、ラツチ情報が破壊されるのを防ぐために第２
のクロツク信号φ2を入力してMOSトランジスタ
２２及び２５を導通してラツチ回路２００の入力
を遮断する。なお、インバータブロツク１００及
びラツチ回路２００には電源線３３によつて電源
が供給される。アドレス入力信号、第１のクロツ
ク信号及び第２のクロツク信号の関係は第２図に
示されている。(a)はアドレス入力信号の電圧波
形、(b)は第１のクロツク信号の電圧波形、(c)は第
２のクロツク信号の電圧波形を示している。アド
レス入力信号を正確にラツチするためにインバー
タ回路ブロツク１００の遅延時間を考慮して、時
間τ1だけ遅らせて第１のクロツク信号φ1を入力し
ている。その後、確実にラツチされた時刻を見計
らつて第２のクロツク信号φ2を入力している。
即ちτ2だけ遅らせている。こゝで、φ1及びφ2は
MOSメモリ集積回路のなかのクロツク信号発生
回路で一括して作られる。アドレスインバータ回
路はMOSメモリ集積回路のなかで多数個使用さ
れており、配置も多岐に亘つている。従つて、こ
の種の従来の回路ではこれらのアドレスインバー
タ回路に対してφ1とφ2の遅延を適切に設定する
ことは困難であり、その結果としてのメモリのサ
イクル時間を長くするか、又はラツチ内容の信頼
性が低下する欠点が生ずる。更にアドレスインバ
ータ回路に対して２本のクロツク信号線が走るの
で集積回路のチツプ上で回路の配置が複雑になる
という欠点が生じる。
第３図に本発明によるアドレスインバータ回路
の実施例を示した。第１図の従来例と共通すると
ころは同一番号を付した。本発明によるアドレス
インバータ回路では第１図の従来例における第２
のクロツク信号をアドレスインバータ回路が発生
するようになつている。アドレス入力信号は入力
端子１を通つてインバータ回路１００によつて出
力端子５及び６から真補信号が出力され、ラツチ
回路２００の入力端子７，８に伝達される。ラツ
チ回路２００の内容はクロツク信号入力端子９を
通してクロツク信号φ1によつてラツチされる。
ラツチされた信号は出力端子１０及び１１より出
力される。真補の出力信号は排他的論理和回路５
２に入力され、その出力信号は遅延回路５３を介
してインバータ回路の端子４に入力されて、
MOSスイツチを制御している。この回路の特徴
はラツチ回路２００の真補論理出力を用いてφ2
を作つている点にある。従つて、情報をラツチす
るまでにラツチ回路２００の入力を遮断するよう
な誤動作を防ぐことができる。更に、出力端子１
０，１１からの出力が確実に高レベル値及び低レ
ベル値を示さなくても排他的論理和回路５２は動
作するので、その出力によつて直接MOSスイツ
チを制御するとラツチ回路２００の動作速度を小
さくする場合が生じる。その現象を防ぐために遅
延回路５３を挿入している。φ1が低レベルの時
は出力端子１０及び１１は共に高レベルとなるの
で排他的論理和回路５２の出力は低レベルとな
る。したがつてインバータ回路ブロツク１００の
端子４が低レベルとなりMOSスイツチ２２及び
２５は遮断状態となり、ラツチ回路の入力端子
７，８にはアドレス入力の真補信号が印加されて
いる。アドレスインバータ回路の出力に出力端子
３００，３０１から出力される。第４図には第１
のクロツク信号と回路節点ａの電圧波形eφ1（ａ
図）とea（ｂ図）の関係を示した。eaはeφ1に対
してτだけ遅延している。τは遅延回路５３によ
つて適切に設定することができる。
の実施例を示した。第１図の従来例と共通すると
ころは同一番号を付した。本発明によるアドレス
インバータ回路では第１図の従来例における第２
のクロツク信号をアドレスインバータ回路が発生
するようになつている。アドレス入力信号は入力
端子１を通つてインバータ回路１００によつて出
力端子５及び６から真補信号が出力され、ラツチ
回路２００の入力端子７，８に伝達される。ラツ
チ回路２００の内容はクロツク信号入力端子９を
通してクロツク信号φ1によつてラツチされる。
ラツチされた信号は出力端子１０及び１１より出
力される。真補の出力信号は排他的論理和回路５
２に入力され、その出力信号は遅延回路５３を介
してインバータ回路の端子４に入力されて、
MOSスイツチを制御している。この回路の特徴
はラツチ回路２００の真補論理出力を用いてφ2
を作つている点にある。従つて、情報をラツチす
るまでにラツチ回路２００の入力を遮断するよう
な誤動作を防ぐことができる。更に、出力端子１
０，１１からの出力が確実に高レベル値及び低レ
ベル値を示さなくても排他的論理和回路５２は動
作するので、その出力によつて直接MOSスイツ
チを制御するとラツチ回路２００の動作速度を小
さくする場合が生じる。その現象を防ぐために遅
延回路５３を挿入している。φ1が低レベルの時
は出力端子１０及び１１は共に高レベルとなるの
で排他的論理和回路５２の出力は低レベルとな
る。したがつてインバータ回路ブロツク１００の
端子４が低レベルとなりMOSスイツチ２２及び
２５は遮断状態となり、ラツチ回路の入力端子
７，８にはアドレス入力の真補信号が印加されて
いる。アドレスインバータ回路の出力に出力端子
３００，３０１から出力される。第４図には第１
のクロツク信号と回路節点ａの電圧波形eφ1（ａ
図）とea（ｂ図）の関係を示した。eaはeφ1に対
してτだけ遅延している。τは遅延回路５３によ
つて適切に設定することができる。
本回路ではφ1のみのクロツク信号でよくφ2は
アドレスインバータ回路内部で発生しかつφ2の
φ1に対する遅延を適切に選ぶことができるので、
高速かつ信頼性の高いアドレスインバータ回路を
得ることができる。更に一本のクロツク信号線で
良いので回路配置上の複雑さも軽減することがで
きる。
アドレスインバータ回路内部で発生しかつφ2の
φ1に対する遅延を適切に選ぶことができるので、
高速かつ信頼性の高いアドレスインバータ回路を
得ることができる。更に一本のクロツク信号線で
良いので回路配置上の複雑さも軽減することがで
きる。
第１図は従来のアドレスインバータ回路の一実
施例であり、１００はインバータ回路ブロツクで
あり、２００はラツチ回路であり、φ1は第１の
クロツク信号であり、φ2は第２のクロツク信号
である。第２図ａはアドレス入力信号波形、ｂは
φ1の電圧波形、ｃはφ2の電圧波形である。第３
図は本発明によるアドレスインバータ回路の一実
施例であり、５２は排他的論理和回路であり、５
３は遅延回路である。第４図ａはφ1の電圧波形、
ｂは回路節点ａの電圧波形である。
施例であり、１００はインバータ回路ブロツクで
あり、２００はラツチ回路であり、φ1は第１の
クロツク信号であり、φ2は第２のクロツク信号
である。第２図ａはアドレス入力信号波形、ｂは
φ1の電圧波形、ｃはφ2の電圧波形である。第３
図は本発明によるアドレスインバータ回路の一実
施例であり、５２は排他的論理和回路であり、５
３は遅延回路である。第４図ａはφ1の電圧波形、
ｂは回路節点ａの電圧波形である。
Claims (1)
- １ アドレス信号を受けて真補の信号を出力する
と共に出力端子をアースと短絡する２つのMOS
スイツチを有するインバータ回路ブロツクと、ク
ロツク信号発生回路と、前記インバータ回路ブロ
ツクからの真補信号と前記クロツク信号発生回路
からのクロツク信号とを受けてアドレス信号をセ
ツト又はリセツトするフリツプフロツプ型ラツチ
回路と、このフリツプフロツプ型ラツチ回路の真
補信号出力を入力とする排他的論理和回路と、こ
の排他的論理和回路の出力信号を入力として前記
インバータ回路ブロツクの出力端子とアースとの
間に配置された２つのMOSスイツチを制御する
信号を出力する遅延回路と、を有することを特徴
とするアドレスインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8536680A JPS5712479A (en) | 1980-06-24 | 1980-06-24 | Address inverting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8536680A JPS5712479A (en) | 1980-06-24 | 1980-06-24 | Address inverting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5712479A JPS5712479A (en) | 1982-01-22 |
| JPH0146948B2 true JPH0146948B2 (ja) | 1989-10-11 |
Family
ID=13856711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8536680A Granted JPS5712479A (en) | 1980-06-24 | 1980-06-24 | Address inverting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5712479A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61119794U (ja) * | 1985-01-16 | 1986-07-28 |
-
1980
- 1980-06-24 JP JP8536680A patent/JPS5712479A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5712479A (en) | 1982-01-22 |
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