JPS5921122A - セツト／リセツト・マスタ・スレ−ブ・フリツプフロツプ回路 - Google Patents
セツト／リセツト・マスタ・スレ−ブ・フリツプフロツプ回路Info
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- JPS5921122A JPS5921122A JP58119462A JP11946283A JPS5921122A JP S5921122 A JPS5921122 A JP S5921122A JP 58119462 A JP58119462 A JP 58119462A JP 11946283 A JP11946283 A JP 11946283A JP S5921122 A JPS5921122 A JP S5921122A
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the primary-secondary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路に関し、特にスプリアス信号の好まし
くない効果を制限するメモリ回路に関する。
くない効果を制限するメモリ回路に関する。
一般に使用されているクロック形のセット／リセットマ
スター・スレーブ・フリップフロップは、高レベル状態
にセットされているセット端子ならびに／あるいはリセ
ット端子に応答して、相補形出力端子を選択された論理
レベルにセットするものである。典型的には、セット端
子あるいはリセット端子に印加された信号に応答してマ
スタ部の出力信号を変化させようとする場合には、フリ
ップフロップで使用されているクロック信号は１の状態
にある。セット入力端子、あるいはリセット入力端子が
いったん高レベルに至ると、セット端子あるいはリセッ
ト端子が低レベルの“０”の状態に戻っても、フリップ
フロップのマスタ部の出力は選択された論理レベルにセ
ットされ、選択されたレベルに留っている。
スター・スレーブ・フリップフロップは、高レベル状態
にセットされているセット端子ならびに／あるいはリセ
ット端子に応答して、相補形出力端子を選択された論理
レベルにセットするものである。典型的には、セット端
子あるいはリセット端子に印加された信号に応答してマ
スタ部の出力信号を変化させようとする場合には、フリ
ップフロップで使用されているクロック信号は１の状態
にある。セット入力端子、あるいはリセット入力端子が
いったん高レベルに至ると、セット端子あるいはリセッ
ト端子が低レベルの“０”の状態に戻っても、フリップ
フロップのマスタ部の出力は選択された論理レベルにセ
ットされ、選択されたレベルに留っている。
マスタ部の出力が変化してクロック信号が第２の状態に
入った後で、フリップフロップの出力端子を希望するレ
ベルにセットするためのマスタ部から受取った信号に応
答して、スレーブ部が動作をする。セット端子およびリ
セット端子におけるスプリアス信号は、フリップフロッ
プに正しくない状態をとらせ、スプリアス信号が消滅し
た後でもその状態に保たれれいる。これは、フリップフ
ロップで使用されているシステムにエラーをもたらすこ
とがある。
入った後で、フリップフロップの出力端子を希望するレ
ベルにセットするためのマスタ部から受取った信号に応
答して、スレーブ部が動作をする。セット端子およびリ
セット端子におけるスプリアス信号は、フリップフロッ
プに正しくない状態をとらせ、スプリアス信号が消滅し
た後でもその状態に保たれれいる。これは、フリップフ
ロップで使用されているシステムにエラーをもたらすこ
とがある。
マスタ部からスレーブ部へ情報を転送させることかでき
るクロック信号の遷移の少なくとも丁度前から丁度後ま
でセット入力端子およびリセット入力端子における信号
が選択されたレベルに保持されていないならば、出力論
理レベルは変化しないようなセット／リセット形マスタ
・スレーブ・フリップフロップを備えることが望ましい
。
るクロック信号の遷移の少なくとも丁度前から丁度後ま
でセット入力端子およびリセット入力端子における信号
が選択されたレベルに保持されていないならば、出力論
理レベルは変化しないようなセット／リセット形マスタ
・スレーブ・フリップフロップを備えることが望ましい
。
本発明によれば、セット／リセット形マスタ・スレーブ
式フリップフロップはスレーブ部の入力端子に結合され
た出力端子を有するマスタ部と、フリップフロップ回路
の出力端子として振舞う出力端子を有するスレーブ部と
、フリップフロップ回路の入力端子として振舞う第１、
および第２の入力端子を備え、フリップフロップ回路の
出力端子に結合された第３の入力端子を備えた帰還回路
手段とを具備したものであり、出力回路はマスタ部の入
力端子に結合されたものであり、マスタ部はクロック信
号がひとつの状態にある期間に入力端子における信号に
応答しで出力端子の論理状態を変えるか、あるいは保持
させると共に、クロック信号が他の状態にある期間に出
力端子の論理状態を保持するように採用したものであり
、スレーブ部はクロック信号がひとつの状態にある期間
に入力端子における信号に応答して出力端子の論理状態
を変えるか、あるいは保持させると共に、クロック信号
が他の状態にある期間に出力端子の論理状態を保持する
ように採用したものであり、ひとつの論理状態から他の
論理状態へとクロック信号が遷移する期間に第１あるい
は第２の入力端子において発生している信号が第２の論
理状態を保持していないならば、帰還回路手段の出力端
子の論理状態が、第１あるいは第２の入力端子の元の論
理状態から得られた論理状態をとるか、あるいはこの状
態に保持されている場合に、帰還回路手段は第１、第２
、および第３の入力端子に加えられた論理状態に応答し
て出力端子の論理状態を保持するか、あるいは変化させ
るように採用されている。
式フリップフロップはスレーブ部の入力端子に結合され
た出力端子を有するマスタ部と、フリップフロップ回路
の出力端子として振舞う出力端子を有するスレーブ部と
、フリップフロップ回路の入力端子として振舞う第１、
および第２の入力端子を備え、フリップフロップ回路の
出力端子に結合された第３の入力端子を備えた帰還回路
手段とを具備したものであり、出力回路はマスタ部の入
力端子に結合されたものであり、マスタ部はクロック信
号がひとつの状態にある期間に入力端子における信号に
応答しで出力端子の論理状態を変えるか、あるいは保持
させると共に、クロック信号が他の状態にある期間に出
力端子の論理状態を保持するように採用したものであり
、スレーブ部はクロック信号がひとつの状態にある期間
に入力端子における信号に応答して出力端子の論理状態
を変えるか、あるいは保持させると共に、クロック信号
が他の状態にある期間に出力端子の論理状態を保持する
ように採用したものであり、ひとつの論理状態から他の
論理状態へとクロック信号が遷移する期間に第１あるい
は第２の入力端子において発生している信号が第２の論
理状態を保持していないならば、帰還回路手段の出力端
子の論理状態が、第１あるいは第２の入力端子の元の論
理状態から得られた論理状態をとるか、あるいはこの状
態に保持されている場合に、帰還回路手段は第１、第２
、および第３の入力端子に加えられた論理状態に応答し
て出力端子の論理状態を保持するか、あるいは変化させ
るように採用されている。
一実施例において、フリップフロップで使用されている
クロック信号が第１の論理状態にある期間に、帰還回路
手段の入力における信号は回路のマスタ部に記憶されて
いる情報を変化させるが、回路のスレーブ部に記憶され
ている情報は変えない。クロック信号が第２の論理状態
にスイッチする場合には、マスタ部の出力における信号
に応じてスレーブ部に記憶されている情報は変えられる
が、マスタ部に記憶されている情報は変えることができ
ない。
クロック信号が第１の論理状態にある期間に、帰還回路
手段の入力における信号は回路のマスタ部に記憶されて
いる情報を変化させるが、回路のスレーブ部に記憶され
ている情報は変えない。クロック信号が第２の論理状態
にスイッチする場合には、マスタ部の出力における信号
に応じてスレーブ部に記憶されている情報は変えられる
が、マスタ部に記憶されている情報は変えることができ
ない。
セット入力端子あるいはリセット入力端子に加えられた
第１の論理レベルで、回路の出力端子は最終的に、あら
かじめ選択された第１、あるいは第２の論理状態にセッ
トされるか、あるいは保持されている。回路の出力端子
の論理状態をセットするか、あるいは保持するためには
、クロック信号が第１の論理状態にある期間に、第１の
論理状態をセット入力端子、あるいはリセット入力端子
に加え、そしてクロック信号が第２の論理状態に遷移す
るまで入力論理状態を保持しておく必要がある。クロッ
ク信号が第１の論理状態から第２の論理状態へ遷移する
丁度前から丁度後まで、第１の論理状態に保持されてい
ないセット端子、および／あるいはリセット端子に生ず
る信号は、回路の出力状態に何らの影響を与えない。従
って、多くのノイズならびにスプリアス信号は、回路の
出力に正しくない論理状態をとらせることがない。
第１の論理レベルで、回路の出力端子は最終的に、あら
かじめ選択された第１、あるいは第２の論理状態にセッ
トされるか、あるいは保持されている。回路の出力端子
の論理状態をセットするか、あるいは保持するためには
、クロック信号が第１の論理状態にある期間に、第１の
論理状態をセット入力端子、あるいはリセット入力端子
に加え、そしてクロック信号が第２の論理状態に遷移す
るまで入力論理状態を保持しておく必要がある。クロッ
ク信号が第１の論理状態から第２の論理状態へ遷移する
丁度前から丁度後まで、第１の論理状態に保持されてい
ないセット端子、および／あるいはリセット端子に生ず
る信号は、回路の出力状態に何らの影響を与えない。従
って、多くのノイズならびにスプリアス信号は、回路の
出力に正しくない論理状態をとらせることがない。
次に、図面に従って本発明の詳細な説明する。
第１図を参照すれば、Ｒ−Ｓ形マスタ・スレーブ・フリ
ップフロップ回路はマスタ部（破線により四角で囲みＭ
Ｓと記載）と、スレーブ部（破線により四角で囲みＳＳ
と記載）と、帰還回路（破線により四角で囲みＦと記載
）とから成立つ。リセット入力端子Ｒは端子１４に結合
され、セット入力端子Ｓは端子１６に結合されている。
ップフロップ回路はマスタ部（破線により四角で囲みＭ
Ｓと記載）と、スレーブ部（破線により四角で囲みＳＳ
と記載）と、帰還回路（破線により四角で囲みＦと記載
）とから成立つ。リセット入力端子Ｒは端子１４に結合
され、セット入力端子Ｓは端子１６に結合されている。
出力端子Ｑは端子６６に結合され、相補対称出力端子Ｑ
Ｎは端子７２に結合されている。一般に使用されている
Ｒ−Ｓ形マスタ・スレーブ・フリップフロップとは異な
り、フリップフロップで使用されているクロック信号が
或る状態から他の状態へと遷移する時からＳ入力端子と
Ｒ入力端子との電位があらかじめ選択しておいたレベル
に保持されていない場合には、Ｓ入力端子とＲ入力端子
とに現れるスプリアス信号は出力端子Ｑ、ＱＮの状態を
変えさせることはない。
Ｎは端子７２に結合されている。一般に使用されている
Ｒ−Ｓ形マスタ・スレーブ・フリップフロップとは異な
り、フリップフロップで使用されているクロック信号が
或る状態から他の状態へと遷移する時からＳ入力端子と
Ｒ入力端子との電位があらかじめ選択しておいたレベル
に保持されていない場合には、Ｓ入力端子とＲ入力端子
とに現れるスプリアス信号は出力端子Ｑ、ＱＮの状態を
変えさせることはない。
帰還回路Ｆは本質的に第１のインバータ１２と、２入力
ＮＯＲゲート２２と、第２のインバータ３０と、２入力
ＡＮＤゲート１８とから成立っている。マスタ段ＭＳは
本質的に２つの２入力ＯＲ回路３６、４２と、２入力Ａ
ＮＤケート４６と、２入力ＮＡＮＤゲート４０と、２入
力ＮＯＲゲート５０とから成立っている。スレーブ段Ｓ
Ｓは２つの２入力ＡＮＤゲート５８、６８と、２つの２
入力ＮＯＲゲート６４、７０とから成立っている。
ＮＯＲゲート２２と、第２のインバータ３０と、２入力
ＡＮＤゲート１８とから成立っている。マスタ段ＭＳは
本質的に２つの２入力ＯＲ回路３６、４２と、２入力Ａ
ＮＤケート４６と、２入力ＮＡＮＤゲート４０と、２入
力ＮＯＲゲート５０とから成立っている。スレーブ段Ｓ
Ｓは２つの２入力ＡＮＤゲート５８、６８と、２つの２
入力ＮＯＲゲート６４、７０とから成立っている。
入力端子１４はインバータ１２の入力端子に結合され、
さらにリセット信号Ｒの信号源にも結合されている。イ
ンバータ１２の出力端子はＮＯＲゲート２２の第１の入
力端子に結合され、さらに端子２０にも結合されている
。
さらにリセット信号Ｒの信号源にも結合されている。イ
ンバータ１２の出力端子はＮＯＲゲート２２の第１の入
力端子に結合され、さらに端子２０にも結合されている
。
ＮＯＲゲート２２の第２の入力端子はＡＮＤゲート１８
の出力端子に結合され、さらに端子２４にも結合されて
いる。ＡＮＤゲート１８の第１の入力端子は端子１６に
結合され、さらにセット信号Ｓの信号源にも結合されて
いる。
の出力端子に結合され、さらに端子２４にも結合されて
いる。ＡＮＤゲート１８の第１の入力端子は端子１６に
結合され、さらにセット信号Ｓの信号源にも結合されて
いる。
ＮＡＮＤゲート１８の第２の入力端子は出力端子７２に
結合されている。ＮＯＲゲート２２の出力端子はインバ
ータ３０の入力と、ＯＲゲート４２の第１の入力と、端
子２８とに結合されている。ＯＲゲート４２の第２の入
力端子はＯＲゲート３６の第２の入力端子に結合され、
さらにクロック信号ＣＫの信号源に結合された端子２６
にも結合されている。インバータ３０の出力端子はＯＲ
ゲート３６の第１の入力端子に結合され、さらに端子３
２にも結合されている。ＯＲゲート４２の出方端子はＡ
ＮＤゲート４６の第１の入力端子に結合され、さらに端
子４４にも結合されている。
結合されている。ＮＯＲゲート２２の出力端子はインバ
ータ３０の入力と、ＯＲゲート４２の第１の入力と、端
子２８とに結合されている。ＯＲゲート４２の第２の入
力端子はＯＲゲート３６の第２の入力端子に結合され、
さらにクロック信号ＣＫの信号源に結合された端子２６
にも結合されている。インバータ３０の出力端子はＯＲ
ゲート３６の第１の入力端子に結合され、さらに端子３
２にも結合されている。ＯＲゲート４２の出方端子はＡ
ＮＤゲート４６の第１の入力端子に結合され、さらに端
子４４にも結合されている。
ＡＮＤゲート４６の出力端子はＮＯＲゲート５０の第２
の入力端子に結合され、さらに端子３４にも結合されて
いる。ＮＯＲゲート５０の第１の入力端子は端子４８に
結合され、さらにプレチャーヂ信号ＰＤの信号源にも結
合されている。ＯＲゲート３６の出力端子はＮＡＮＤゲ
ート４０の第２の入力端子に結合され、さらに端子３８
にも結合されている。
の入力端子に結合され、さらに端子３４にも結合されて
いる。ＮＯＲゲート５０の第１の入力端子は端子４８に
結合され、さらにプレチャーヂ信号ＰＤの信号源にも結
合されている。ＯＲゲート３６の出力端子はＮＡＮＤゲ
ート４０の第２の入力端子に結合され、さらに端子３８
にも結合されている。
ＮＡＮＤゲート４０の第１の入力端子はＮＯＲゲート５
０の出力端子と、ＡＮＤゲート５８の第１の入力端子と
、端子５２とに結合されている。ＡＮＤゲート４６の入
力端子はＮＡＮＤゲート４０の出力端子と、ＡＮＤゲー
ト６８の第１の入力端子と、端子５４とに結合されてい
る。ＡＮＤゲート５８、６８の第２の入力端子は共に端
子２６に結合されている。ＡＮＤゲート５８の出力端子
はＮＯＲゲート６４の第２の入力端子に結合され、さら
に端子６０にも結合されている。ＡＮＤゲート６８の出
力端子はＮＯＲゲート７０の第２の入力端子に結合され
、さらに端子５６にも結合されている。ＮＯＲゲート６
４の出力端子はＮＯＲゲート７０の第１の入カ端子と、
端子６６と、Ｑ出力端子とに結合されている。
０の出力端子と、ＡＮＤゲート５８の第１の入力端子と
、端子５２とに結合されている。ＡＮＤゲート４６の入
力端子はＮＡＮＤゲート４０の出力端子と、ＡＮＤゲー
ト６８の第１の入力端子と、端子５４とに結合されてい
る。ＡＮＤゲート５８、６８の第２の入力端子は共に端
子２６に結合されている。ＡＮＤゲート５８の出力端子
はＮＯＲゲート６４の第２の入力端子に結合され、さら
に端子６０にも結合されている。ＡＮＤゲート６８の出
力端子はＮＯＲゲート７０の第２の入力端子に結合され
、さらに端子５６にも結合されている。ＮＯＲゲート６
４の出力端子はＮＯＲゲート７０の第１の入カ端子と、
端子６６と、Ｑ出力端子とに結合されている。
ＮＯＲゲート６４の第２の入力端子はＮＯＲゲート６４
の出力端子と、端子７２と、ＱＮ出力端子とに結合され
ている。
の出力端子と、端子７２と、ＱＮ出力端子とに結合され
ている。
第２図を参照すれば、Ｒ−Ｓ形マスタ・スレーブ・フリ
ップフロップ回路１００のひとつの実施例は電気系統図
に示してある。回路１００は第１図と同様な機能を有し
、帰還回路（破線により四角で囲みＦＯと記載）と、マ
スタ部（破線により四角で囲みＭＳＯと記載）ト、スレ
ーブ部（破線により四角で囲みＳＳＯと記載）とから成
立っている。回路１００のこれら３つの部分は第１図の
回路の３つの部分に相当し、最後の“０”を除いて同一
の参照番号を与えてある。
ップフロップ回路１００のひとつの実施例は電気系統図
に示してある。回路１００は第１図と同様な機能を有し
、帰還回路（破線により四角で囲みＦＯと記載）と、マ
スタ部（破線により四角で囲みＭＳＯと記載）ト、スレ
ーブ部（破線により四角で囲みＳＳＯと記載）とから成
立っている。回路１００のこれら３つの部分は第１図の
回路の３つの部分に相当し、最後の“０”を除いて同一
の参照番号を与えてある。
回路１００はデプレションモード形ＮチャネルＭＯＳト
ランジスタＱ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、
Ｑ２０、Ｑ２２とエンハンスメントモード形Ｎチャネル
ＭＯＳトランジスタＱ２４、Ｑ２６、Ｑ２８、Ｑ３０、
Ｑ３２、Ｑ３４、Ｑ３６、Ｑ３８、Ｑ４０、Ｑ４２、Ｑ
４４、Ｑ４６、Ｑ４８、Ｑ５０、Ｑ５２、Ｑ５４、Ｑ５
６、Ｑ５８とから成立つ。
ランジスタＱ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、
Ｑ２０、Ｑ２２とエンハンスメントモード形Ｎチャネル
ＭＯＳトランジスタＱ２４、Ｑ２６、Ｑ２８、Ｑ３０、
Ｑ３２、Ｑ３４、Ｑ３６、Ｑ３８、Ｑ４０、Ｑ４２、Ｑ
４４、Ｑ４６、Ｑ４８、Ｑ５０、Ｑ５２、Ｑ５４、Ｑ５
６、Ｑ５８とから成立つ。
リセット入力端子ＲＯはＱ２４のゲートに結合され、さ
らに端子１０４にも結合されている。セット入力端子Ｓ
ＯはＱ３２のゲートに結合され、さらに端子１２２にも
結合されている。Ｑ２４、Ｑ２６、Ｑ３０、Ｑ３２、Ｑ
３８、Ｑ４０、Ｑ４２、Ｑ４４、Ｑ４６、Ｑ５０、Ｑ５
２、Ｑ５４、Ｑ５８のソースは端子１０６に結合され、
さらに電位源ＶＳＳにも結合されている。Ｑ１０、Ｑ１
２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ２２のドレー
ンは端子１４４に結合され、さらに第２の電源ＶＤＤに
も結合されている。典型的には、ＶＤＤは回路１００で
使われる最も正の電圧であり、ＶＳＳは接地電位である
。Ｑ１０のゲートとソースとはＱ２６のゲートと、Ｑ２
４のドレーンと、端子１０２とに結合されている。
らに端子１０４にも結合されている。セット入力端子Ｓ
ＯはＱ３２のゲートに結合され、さらに端子１２２にも
結合されている。Ｑ２４、Ｑ２６、Ｑ３０、Ｑ３２、Ｑ
３８、Ｑ４０、Ｑ４２、Ｑ４４、Ｑ４６、Ｑ５０、Ｑ５
２、Ｑ５４、Ｑ５８のソースは端子１０６に結合され、
さらに電位源ＶＳＳにも結合されている。Ｑ１０、Ｑ１
２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ２２のドレー
ンは端子１４４に結合され、さらに第２の電源ＶＤＤに
も結合されている。典型的には、ＶＤＤは回路１００で
使われる最も正の電圧であり、ＶＳＳは接地電位である
。Ｑ１０のゲートとソースとはＱ２６のゲートと、Ｑ２
４のドレーンと、端子１０２とに結合されている。
Ｑ１２のゲートとソースとはＱ２６のドレーンと、Ｑ３
０およびＱ４４のゲートと、Ｑ２８のドレーンと、端子
１０８とに結合されている。Ｑ２８のソースはＱ３２の
ドレーンに結合され、さらに端子１２０に結合されてい
る。
０およびＱ４４のゲートと、Ｑ２８のドレーンと、端子
１０８とに結合されている。Ｑ２８のソースはＱ３２の
ドレーンに結合され、さらに端子１２０に結合されてい
る。
Ｑ２８のゲートはＱ２２のソースならびにゲートと、Ｑ
５４ならびにＱ５６のドレーンと、Ｑ５２のゲートと、
回路１００のＱＮＯ出力端子として作用している端子１
２４とに結合されている。Ｑ１４のゲートならびにソー
スはＱ３０のドレーンと、Ｑ３８のゲートと、端子１１
０とに結合されている。Ｑ１６のゲートならびにソース
はＱ３６ならびにＱ５６のゲートと、Ｑ３４のソースと
、端子１２６とに結合されている。Ｑ３４のソースはＱ
３８ならびにＱ４０のドレーンに結合され、さらに端子
１２８に結合されている。Ｑ３４のゲートはＱ１８のソ
ースならびにゲートと、Ｑ３６ならひにＱ４６のドレー
ンと、Ｑ４８のゲートと、端子１３０とに結合されてい
る。
５４ならびにＱ５６のドレーンと、Ｑ５２のゲートと、
回路１００のＱＮＯ出力端子として作用している端子１
２４とに結合されている。Ｑ１４のゲートならびにソー
スはＱ３０のドレーンと、Ｑ３８のゲートと、端子１１
０とに結合されている。Ｑ１６のゲートならびにソース
はＱ３６ならびにＱ５６のゲートと、Ｑ３４のソースと
、端子１２６とに結合されている。Ｑ３４のソースはＱ
３８ならびにＱ４０のドレーンに結合され、さらに端子
１２８に結合されている。Ｑ３４のゲートはＱ１８のソ
ースならびにゲートと、Ｑ３６ならひにＱ４６のドレー
ンと、Ｑ４８のゲートと、端子１３０とに結合されてい
る。
Ｑ３６のソースはＱ４２ならびにＱ４４のドレーンに結
合され、さらに端子１３２にも結合されている。Ｑ４６
のゲートはプレセットされている電位ＰＤＯの信号源に
結合された端子１３６に結合されている。Ｑ２０のゲー
トならびにソースはＱ４８ならびにＱ５２のドレーンと
、Ｑ５４のゲートと、出力端子ＱＯとして振舞う端子１
３８とに結合されている。Ｑ５６のソースはＱ５８のド
レーンに結合され、さらに端子１４２にも結合されてい
る。Ｑ４０、Ｑ４２、Ｑ５０、Ｑ５８のゲートは端子１
３４に結合され、さらにクロック信号ＣＫＯの信号源に
も結合されている。
合され、さらに端子１３２にも結合されている。Ｑ４６
のゲートはプレセットされている電位ＰＤＯの信号源に
結合された端子１３６に結合されている。Ｑ２０のゲー
トならびにソースはＱ４８ならびにＱ５２のドレーンと
、Ｑ５４のゲートと、出力端子ＱＯとして振舞う端子１
３８とに結合されている。Ｑ５６のソースはＱ５８のド
レーンに結合され、さらに端子１４２にも結合されてい
る。Ｑ４０、Ｑ４２、Ｑ５０、Ｑ５８のゲートは端子１
３４に結合され、さらにクロック信号ＣＫＯの信号源に
も結合されている。
第３図を参照すれば、時間の関数として第１図および第
２図の実施例に現われた論理信号波形、ならびに／ある
いはこれらの実施例により発生している論理信号波形を
図示したものである。出力端子Ｑ、ＱＯ、ＱＮ、ＱＮＯ
に変化を与えないように望む場合には、セット入力端子
Ｓ、ＳＯとリセット入力端子Ｒ、ＲＯとは通常、高論理
レベル“１”に保持されている。セット入力端子Ｓ、Ｓ
Ｏに低レベル状態“０”にあって、クロック端子ＣＫ、
ＣＫＯが“０”から“１”へ状態を遷移する時から同じ
レベルに保たれているならば、出力端子Ｑ、ＱＯは“１
”にセットされ、出力端子ＱＮ、ＱＮＯは“０”にセッ
トされている。Ｔ＝ｔ２−とＴ＝ｔ２＋との間で、Ｓと
ＳＯとは“０”であり、ＣＫとＣＫＯとは“０”から“
１”へと遷移を行う。これにより、Ｔ＝ｔ２＋の時点で
、ＱとＱＯとが“１”にセットされ、ＱＮとＱＮＯとが
“０”にセットされる。Ｔ＝ｔ５とＴ＝ｔ６との間には
、リセット端子Ｒ、ＲＯに信号が現れるが、いっぽうＣ
ＫとＣＫＯとは“０”である。その結果、出力端子Ｑ、
ＱＯはあらかじめ“１”のレベルにセットされており、
出力端子ＱＮ、ＱＮＯはあらかじめ“０”のレベルにセ
ットされている。Ｔ＝ｔ３＋からの場合とＴ＝ｔ１３−
からの場合とのようにセット入力端子Ｓ、ＳＯが“１”
であって、Ｔ＝ｔ９からＴ＝ｔ１１の間にリセット入力
端子Ｒ、ＲＯは“０”にセットされていれば、Ｔ＝ｔ１
０＋においてＱとＱＯとは“０”のレベルをとり、ＱＮ
とＱＮＯとは“１”のレベルをとる。クロック信号が“
０”である期間に入力端子Ｓ、ＳＯに加えられるか、あ
るいは入力端子Ｓ、ＳＯに生ずる“０”レベルの信号は
、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力端子の論理レベル
を変化させない。例えば、Ｔ＝ｔ１３とＴ＝ｔ１４との
間に生ずるＳ、ＳＯなどの入力信号はＱ、ＱＯ、ＱＮ、
ＱＮＯなどの出力端子の論理レベルを変化させず、出力
端子Ｑ、ＱＯの論理レベルをあらかじめ設定されている
“０”のレベルに保ち、出力端子ＱＮ、ＱＮＯの論理レ
ベルをあらかじめ設定されている“１”のレベルに保っ
ている。Ｔ＝ｔ１７＋からＴ＝ｔ１８−に至る期間には
、ＰＤとＰＤＯとは共に“１”に保たれている。これに
よって、ＱならびにＱＯなどの出力を“１”のレベルに
セットするか、あるいは保持しておき、ＱＮならびにＱ
ＮＯなどを“０”のレベルにセットするか、あるいは保
持しておく。
２図の実施例に現われた論理信号波形、ならびに／ある
いはこれらの実施例により発生している論理信号波形を
図示したものである。出力端子Ｑ、ＱＯ、ＱＮ、ＱＮＯ
に変化を与えないように望む場合には、セット入力端子
Ｓ、ＳＯとリセット入力端子Ｒ、ＲＯとは通常、高論理
レベル“１”に保持されている。セット入力端子Ｓ、Ｓ
Ｏに低レベル状態“０”にあって、クロック端子ＣＫ、
ＣＫＯが“０”から“１”へ状態を遷移する時から同じ
レベルに保たれているならば、出力端子Ｑ、ＱＯは“１
”にセットされ、出力端子ＱＮ、ＱＮＯは“０”にセッ
トされている。Ｔ＝ｔ２−とＴ＝ｔ２＋との間で、Ｓと
ＳＯとは“０”であり、ＣＫとＣＫＯとは“０”から“
１”へと遷移を行う。これにより、Ｔ＝ｔ２＋の時点で
、ＱとＱＯとが“１”にセットされ、ＱＮとＱＮＯとが
“０”にセットされる。Ｔ＝ｔ５とＴ＝ｔ６との間には
、リセット端子Ｒ、ＲＯに信号が現れるが、いっぽうＣ
ＫとＣＫＯとは“０”である。その結果、出力端子Ｑ、
ＱＯはあらかじめ“１”のレベルにセットされており、
出力端子ＱＮ、ＱＮＯはあらかじめ“０”のレベルにセ
ットされている。Ｔ＝ｔ３＋からの場合とＴ＝ｔ１３−
からの場合とのようにセット入力端子Ｓ、ＳＯが“１”
であって、Ｔ＝ｔ９からＴ＝ｔ１１の間にリセット入力
端子Ｒ、ＲＯは“０”にセットされていれば、Ｔ＝ｔ１
０＋においてＱとＱＯとは“０”のレベルをとり、ＱＮ
とＱＮＯとは“１”のレベルをとる。クロック信号が“
０”である期間に入力端子Ｓ、ＳＯに加えられるか、あ
るいは入力端子Ｓ、ＳＯに生ずる“０”レベルの信号は
、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力端子の論理レベル
を変化させない。例えば、Ｔ＝ｔ１３とＴ＝ｔ１４との
間に生ずるＳ、ＳＯなどの入力信号はＱ、ＱＯ、ＱＮ、
ＱＮＯなどの出力端子の論理レベルを変化させず、出力
端子Ｑ、ＱＯの論理レベルをあらかじめ設定されている
“０”のレベルに保ち、出力端子ＱＮ、ＱＮＯの論理レ
ベルをあらかじめ設定されている“１”のレベルに保っ
ている。Ｔ＝ｔ１７＋からＴ＝ｔ１８−に至る期間には
、ＰＤとＰＤＯとは共に“１”に保たれている。これに
よって、ＱならびにＱＯなどの出力を“１”のレベルに
セットするか、あるいは保持しておき、ＱＮならびにＱ
ＮＯなどを“０”のレベルにセットするか、あるいは保
持しておく。
第１図および第２図の実施例は次のように設計されてい
る。すなわち、クロックが“０”である期間に入力信号
が発生した場合には、セット入力端子とリセット入力端
子とに入力された“０”レベルの信号のみがＱ、ＱＯ、
ＱＮ、ＱＮＯなどの出力端子の波形に影響を与え、クロ
ックが“１”に遷移するまで同じ入力信号が“０”のレ
ベルに保たれるように設計されている。従って、第１図
および第２図の実施例は、上記信号が上記の原理に合致
しない場合には、ノイズやスプリアス信号が影響を与え
ないように本質的に保護するものである。
る。すなわち、クロックが“０”である期間に入力信号
が発生した場合には、セット入力端子とリセット入力端
子とに入力された“０”レベルの信号のみがＱ、ＱＯ、
ＱＮ、ＱＮＯなどの出力端子の波形に影響を与え、クロ
ックが“１”に遷移するまで同じ入力信号が“０”のレ
ベルに保たれるように設計されている。従って、第１図
および第２図の実施例は、上記信号が上記の原理に合致
しない場合には、ノイズやスプリアス信号が影響を与え
ないように本質的に保護するものである。
第４図を参照すれば、第１図および第２図に適用可能な
真理値表が図示しである。クロックＣＫ、ＣＫＯが“０
”である場合には、セット入力、リセット入力、ならび
にプレチャージ入力の論理レベルの論理状態とは関係な
く、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力は、以前にセッ
トされたレベルにそのまま保持されている。Ｓ、ＳＯ＝
Ｒ，ＲＯ＝“１”、ＰＤ、ＰＤＯ＝“０”であって、ク
ロックＣＫ、ＣＫＯが“０”から“１”へと状態が遷移
する場合には、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力端子
は最初のレベルを保持している。ＣＫ、ＣＫＯ＝ＰＤ、
ＰＤＯ＝“１”の場合には、Ｓ、ＳＯ、Ｒ、ＲＯなどの
入力端子の論理状態とは関係なく、ＱならびにＱＯなど
の出力端子は“１”のレベルにセットされるか、あるい
はこのレベルに保たれ、ＱＮならびにＱＮＯなどの出力
端子は“０”のレベルにセットされるか、あるいはこの
レベルに保たれている。
真理値表が図示しである。クロックＣＫ、ＣＫＯが“０
”である場合には、セット入力、リセット入力、ならび
にプレチャージ入力の論理レベルの論理状態とは関係な
く、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力は、以前にセッ
トされたレベルにそのまま保持されている。Ｓ、ＳＯ＝
Ｒ，ＲＯ＝“１”、ＰＤ、ＰＤＯ＝“０”であって、ク
ロックＣＫ、ＣＫＯが“０”から“１”へと状態が遷移
する場合には、Ｑ、ＱＯ、ＱＮ、ＱＮＯなどの出力端子
は最初のレベルを保持している。ＣＫ、ＣＫＯ＝ＰＤ、
ＰＤＯ＝“１”の場合には、Ｓ、ＳＯ、Ｒ、ＲＯなどの
入力端子の論理状態とは関係なく、ＱならびにＱＯなど
の出力端子は“１”のレベルにセットされるか、あるい
はこのレベルに保たれ、ＱＮならびにＱＮＯなどの出力
端子は“０”のレベルにセットされるか、あるいはこの
レベルに保たれている。
Ｒ、ＲＯ＝“１”、ＰＤ、ＰＤＯ＝“０”であって、ク
ロックＣＫ、ＣＫＯが“０”から“１”へ遷移する期間
にＳ、ＳＯ＝“０”である場合には、ＱならびにＱＯは
“１”のレベルをとるか、あるいはこのレベルに保持さ
れ、ＱＮならびにＱＮＯは“０”のレベルをとるか、あ
るいはこのレベルに保持されている。
ロックＣＫ、ＣＫＯが“０”から“１”へ遷移する期間
にＳ、ＳＯ＝“０”である場合には、ＱならびにＱＯは
“１”のレベルをとるか、あるいはこのレベルに保持さ
れ、ＱＮならびにＱＮＯは“０”のレベルをとるか、あ
るいはこのレベルに保持されている。
Ｓ、ＳＯ＝“１”、ＰＤ、ＰＤＯ＝“０”であって、ク
ロックＣＫ、ＣＫＯが“０”から“１”へ遷移する期間
にＲ、ＲＯ＝“０”である場合には、ＱならびにＱＯは
“０”のレベルをとるか、あるいはこのレベルに保持さ
れ、ＱＮならびにＱＮＯは“１”のレベルをとるか、あ
るいはこのレベルに保持されている。
ロックＣＫ、ＣＫＯが“０”から“１”へ遷移する期間
にＲ、ＲＯ＝“０”である場合には、ＱならびにＱＯは
“０”のレベルをとるか、あるいはこのレベルに保持さ
れ、ＱＮならびにＱＮＯは“１”のレベルをとるか、あ
るいはこのレベルに保持されている。
Ｓ、ＳＯ＝Ｒ、ＲＤ＝ＰＤ、ＰＤＯ＝“０”であって、
クロックＣＫ、ＣＫＯが“０”から“１”へ遷移する場
合には、ＱならびにＱＯは“１”のレベルをとるか、あ
るいはこのレベルに保持され、ＱＮならびにＱＮＯは“
０”のレベルをとるか、あるいはこのレベルに保持され
ている。セット端子とリセット端子とは一般に両方共“
１”に選定されているか、あるいは両者のうちの丁度ひ
とつが“０”のレベルをとるので、上の条件は一般には
発生しない。
クロックＣＫ、ＣＫＯが“０”から“１”へ遷移する場
合には、ＱならびにＱＯは“１”のレベルをとるか、あ
るいはこのレベルに保持され、ＱＮならびにＱＮＯは“
０”のレベルをとるか、あるいはこのレベルに保持され
ている。セット端子とリセット端子とは一般に両方共“
１”に選定されているか、あるいは両者のうちの丁度ひ
とつが“０”のレベルをとるので、上の条件は一般には
発生しない。
第２図の回路１００はシリコン集積回路の一部分として
作られており、機能的であることがテストの結果、見出
されている。回路１００の集積回路形では、ＶＤＤ＝５
Ｖ、ＶＳＳ＝ＯＶ、“１”のレベルを５Ｖ、“０”のレ
ベルをＯＶにして、Ｎチャネルのデプレション形トラン
ジスタとエンハンスメント形トランジスタとを使用した
。
作られており、機能的であることがテストの結果、見出
されている。回路１００の集積回路形では、ＶＤＤ＝５
Ｖ、ＶＳＳ＝ＯＶ、“１”のレベルを５Ｖ、“０”のレ
ベルをＯＶにして、Ｎチャネルのデプレション形トラン
ジスタとエンハンスメント形トランジスタとを使用した
。
本明細書に記載した実施例は、単に本発明を図示して説
明したものにすぎない点は理解されるべきである。種々
の変形は可能である。
明したものにすぎない点は理解されるべきである。種々
の変形は可能である。
例えば、第１図の帰還回路はＣＭＯＳ回路、バイポーラ
回路、ＰＭＯＳ回路、あるいは他の可能な回路によって
作ることができる。さらに、同一論理レベルの２つのク
ロック信号に応答可能なマスタ部かスレーブ部などで、
ノンオーバーラップ式クロック情号を個々に使用するこ
ともできる。さらに、他の形式のマスタ・スレーブ・フ
リップフロップを本明細書のものに置換することもでき
る。
回路、ＰＭＯＳ回路、あるいは他の可能な回路によって
作ることができる。さらに、同一論理レベルの２つのク
ロック信号に応答可能なマスタ部かスレーブ部などで、
ノンオーバーラップ式クロック情号を個々に使用するこ
ともできる。さらに、他の形式のマスタ・スレーブ・フ
リップフロップを本明細書のものに置換することもでき
る。
第１図は、本発明の一実施例の論理的ブロック図、
第２図は、本発明の一実施例の好ましい回路構成を示す
図、 第３図は、第１図ならびに第２図の実施例に加えられた
種々の論理信号波形、ならびに上記実施例において発生
した種々の論理信号波形を示す図、 第４図は、第１図ならひに第２図の実施例に対する真理
値表を示す図である。 〔主要部分の符号の簡単な説明〕 ＭＳ、ＭＳＯ・・・マスタ部 ＳＳ、ＳＳＯ・・・スレーブ部 Ｆ、ＦＯ・・・・・帰還回路部 Ｓ、Ｒ・・・・・・入力端子 Ｑ、ＱＮ・・・・・出力端子 １２、３０・・・インバータ ２２、５０、６４、７０・・・ＮＯＲゲート１８、４６
、５８、６８・・・ＡＮＤゲート３６、４２・・・ＯＲ
ゲート ４０・・・ＮＡＮＤゲート １００・・・フリップフロップ回路 Ｑ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ
２２・・・デプレション形ＮチャネルＭＯＳトランジス
タ Ｑ２４、Ｑ２６、Ｑ２８、Ｑ３０、Ｑ３２、Ｑ３４、Ｑ
３６、Ｑ３８、Ｑ４０、Ｑ４２、Ｑ４４、Ｑ４６、Ｑ４
８、Ｑ５０、Ｑ５２、Ｑ５４、Ｑ５６、Ｑ５８・・・・
・・エンハンスメント形ＮチャネルＭＯＳトランジスタ 出 願 入 ： ウェスターン エレクトリックカム
パニー、インコーポレーテット
図、 第３図は、第１図ならびに第２図の実施例に加えられた
種々の論理信号波形、ならびに上記実施例において発生
した種々の論理信号波形を示す図、 第４図は、第１図ならひに第２図の実施例に対する真理
値表を示す図である。 〔主要部分の符号の簡単な説明〕 ＭＳ、ＭＳＯ・・・マスタ部 ＳＳ、ＳＳＯ・・・スレーブ部 Ｆ、ＦＯ・・・・・帰還回路部 Ｓ、Ｒ・・・・・・入力端子 Ｑ、ＱＮ・・・・・出力端子 １２、３０・・・インバータ ２２、５０、６４、７０・・・ＮＯＲゲート１８、４６
、５８、６８・・・ＡＮＤゲート３６、４２・・・ＯＲ
ゲート ４０・・・ＮＡＮＤゲート １００・・・フリップフロップ回路 Ｑ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ
２２・・・デプレション形ＮチャネルＭＯＳトランジス
タ Ｑ２４、Ｑ２６、Ｑ２８、Ｑ３０、Ｑ３２、Ｑ３４、Ｑ
３６、Ｑ３８、Ｑ４０、Ｑ４２、Ｑ４４、Ｑ４６、Ｑ４
８、Ｑ５０、Ｑ５２、Ｑ５４、Ｑ５６、Ｑ５８・・・・
・・エンハンスメント形ＮチャネルＭＯＳトランジスタ 出 願 入 ： ウェスターン エレクトリックカム
パニー、インコーポレーテット
Claims (6)
- （１）マスタ部と、スレーブ部と、帰還回路手段とを具
備し、 前記マスタ部が前記スレーブ部の入力端子に結合された
出力端子を備え、 前記スレーブ部がフリップフロップ回路出力端子として
作動する出力端子を備え、前記帰還回路手段がフリップ
フロップ回路の入力端子として作動する第１および第２
の入力端子と、フリップフロップ回路の出力端子に結合
された第３の入力端子と、前記マスタ部の入力端子に結
合された出力端子とを備え、 前記マスタ部がクロック信号のひとつの状態の期間には
入力端子における信号に応答して出力端子の論理状態を
変えるか、あるいは保持し、さらに前記クロック信号の
他の状態の期間には前記出力端子の論理状態を保持する
ように設けられ、 前記帰還回路手段が、 もし第１又は第２の入力端子の論理状態が変化し元の状
態に戻るならば、前記クロック信号の論理状態をひとつ
の状態から他の状態へ遷移する間、前記第１又は第２の
入力端子に生じている信号が第２の論理状態を保持しな
い限り該帰還回路の出力端子の論理状態が前記第１又は
第２の入力端子の元の論理状態から生ずる論理状態をと
り又は保持するように、 第１乃至第３の入力端子に加えられた論理状態に応動し
て出力端子の論理状態を保持し又は変更するように設け
たセット／リセット・マスタ・スレーブ回路。 - （２）特許請求の範囲第１項記載のフリップフロップ回
路に於いて、 前記帰還回路手段が、 入力端子と出力端子とを有する第１のインバータ回路と
、 第１および第２の入力端子と出力端子とを有するＡＮＤ
ゲートと、 第１の入力端子が前記インバータ回路の出力回路に結合
され、第２の入力端子が前記ＡＮＤゲートの出力端子に
結合され、出力端子が前記マスタ部の第１の入力端子に
結合されたＮＯＲゲートと を具備し、 前記第１のインバータ回路の入力端子が第１のフリップ
フロップ回路の入力端子として作動し、前記ＡＮＤゲー
トの第１の入力端子が第２のフリップフロップ回路の入
力端子として作動し、前記ＡＮＤゲートの第２の入力端
子が、前記帰還回路手段の第３の入力端子であることを
特徴とするフリップフロップ回路。 - （３）特許請求の範囲第２項記載のフリップフロップ回
路に於いて、 入力端子が前記ＮＯＲゲートの出力端子に結合され、出
力端子が前記マスタ部の第２の入力端子に結合された第
２のインバータ回路を具備したことを特徴とするフリッ
プフロップ回路。 - （４）特許請求の範囲第３項記載のフリップフロップ回
路であって、 第１および第２の相補形出力端子を具備したことを特徴
とするフリップフロップ回路。 - （５）特許請求の範囲第１項乃至第４項のいずれか記載
のフリップフロップ回路に於いて、前記マスタ部と前記
スレーブ部とがいずれも、もし適切ならば、出力端子の
論理状態を変えるための共通クロック信号の２つの論理
レベルのうちの異なった方に応動することを特徴とする
フリップフロップ回路。 - （６）特許請求の範囲第１項乃至第５項のいずれか記載
のフリップフロップ回路に於いて、前記マスク部が、も
し適切ならは、出力端子の論理状態を変えるための２論
理レベルの第１のクロック信号のうちのひとつの論理レ
ベルのみに応動し、かつ 前記スレーブ部が、もし適切ならば、出力端子の論理状
態を変えるための２論理レベルの第２のクロック信号の
うちのひとつの論理レベルのみに応動し、かつ 前記第１および第２のクロック信号は、前記マスタ部あ
るいは前記スレーブ部を応動せしめる論理レベルがオー
バーラップせずにタイミングされるようになしたことを
特徴とするフリップフロップ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US393764 | 1982-06-30 | ||
| US06/393,764 US4506165A (en) | 1982-06-30 | 1982-06-30 | Noise rejection Set-Reset Flip-Flop circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921122A true JPS5921122A (ja) | 1984-02-03 |
Family
ID=23556148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119462A Pending JPS5921122A (ja) | 1982-06-30 | 1983-06-30 | セツト／リセツト・マスタ・スレ−ブ・フリツプフロツプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4506165A (ja) |
| JP (1) | JPS5921122A (ja) |
| DE (1) | DE3323198A1 (ja) |
| FR (1) | FR2529728A1 (ja) |
| GB (1) | GB2123634B (ja) |
Families Citing this family (21)
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|---|---|---|---|---|
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| US4598214A (en) * | 1983-10-31 | 1986-07-01 | Texas Instruments Incorporated | Low power shift register latch |
| JPS60169216A (ja) * | 1984-02-13 | 1985-09-02 | Fujitsu Ltd | フリツプ・フロツプ回路 |
| US4868420A (en) * | 1985-01-23 | 1989-09-19 | Hitachi, Ltd. | Flip-flop circuit |
| NL8501256A (nl) * | 1985-05-03 | 1986-12-01 | Philips Nv | Geintegreerde electronische multiplex-schakeling en geintegreerde electronische schakeling met een dergelijke multiplex-schakeling. |
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| IT1236578B (it) * | 1989-07-04 | 1993-03-16 | Ind Face Standard S P A Milano | Dispositivo per la trasformazione di un flip flop di tipo d in un flip flop denominato di tipo b in grado di campionare i dati sui fronti di salita e sui fronti di discesa del segnale di clock. |
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| JP3225528B2 (ja) * | 1991-03-26 | 2001-11-05 | 日本電気株式会社 | レジスタ回路 |
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| DE102019123555B4 (de) | 2019-09-03 | 2022-12-01 | Infineon Technologies Ag | Physisch obfuskierter schaltkreis |
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-
1982
- 1982-06-30 US US06/393,764 patent/US4506165A/en not_active Expired - Lifetime
-
1983
- 1983-06-24 FR FR8310475A patent/FR2529728A1/fr active Pending
- 1983-06-28 DE DE3323198A patent/DE3323198A1/de not_active Withdrawn
- 1983-06-30 JP JP58119462A patent/JPS5921122A/ja active Pending
- 1983-06-30 GB GB08317769A patent/GB2123634B/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138324A (en) * | 1980-03-31 | 1981-10-28 | Toshiba Corp | J-k flip-flop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2123634A (en) | 1984-02-01 |
| GB2123634B (en) | 1986-05-29 |
| US4506165A (en) | 1985-03-19 |
| GB8317769D0 (en) | 1983-08-03 |
| FR2529728A1 (fr) | 1984-01-06 |
| DE3323198A1 (de) | 1984-01-05 |
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